JPH01304543A - エラー訂正装置 - Google Patents

エラー訂正装置

Info

Publication number
JPH01304543A
JPH01304543A JP1096569A JP9656989A JPH01304543A JP H01304543 A JPH01304543 A JP H01304543A JP 1096569 A JP1096569 A JP 1096569A JP 9656989 A JP9656989 A JP 9656989A JP H01304543 A JPH01304543 A JP H01304543A
Authority
JP
Japan
Prior art keywords
error
package
syndrome
bus
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1096569A
Other languages
English (en)
Other versions
JPH0529935B2 (ja
Inventor
Pierre Debord
ピエール・デボール
Rene Glaise
ルネ・グレース
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH01304543A publication Critical patent/JPH01304543A/ja
Publication of JPH0529935B2 publication Critical patent/JPH0529935B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般的にはエラー訂正に関し、さらに詳しくい
えば、使用されているエラー訂正符号の能力を超えるソ
フトエラーの訂正に関する。
Ｂ、従来技術及び問題点 コンピュータのメモリのサイズが増加する一方で、個々
のメモリセルが小さくなってくると、メモリ中のデータ
において容認できないビットエラー発生がもたらされる
。プログラムの動作を停止させたり、メモリチップの交
換を必要にするような、たびたびのエラーはもはや許さ
れない。
ソフトエラーは、外観上、記憶データをランダムに反転
したものである。このような反転は電気的ノイズの不定
期なバーストや、場合によってはα線によって引き起こ
される６個々のセルのサイズが小さくなった結果、ノイ
ズのレベルが相対的に小さくなってきたため、ソフトエ
ラーの間開は重大になっている。
これに対し、ハードエラーはメモリチップの永続的な電
気的障害を表わすもので、メモリチップの周辺回路に関
連する、チップ全体が影響を受けるような特定のメモリ
ロケーションで生じることもある。したがってメモリチ
ップの設計者はメモリチップのハードエラー及びソフト
エラーの双方を減少させようと努力してきた。しかしな
がら、これらの両タイプのエラーは完全には除去されな
い。性能の低下又はコス１〜の増加という対価の下に一
定のレベルを超える信頼性が得られるにすぎない。
ハードエラー及びソフトエラーの双方についての解決策
として、エラー訂正符号（ＦＣＣ）がある。エラーの検
出及び訂正の原理はＲ，Ｗ、）Ｉａｍｍｉｎｇの“Ｅｒ
ｒｏｒ　ｄｅｔｅｃｔｉｎｇ　ａｎｄ　ｅｒｒｏｒ　ｃ
ｏｒｒｅｃｔｉｎｇｃｏｄｅ”　　（Ｂｅｌｌ　　Ｓｙ
ｓｔｅｍ　　丁ｅｃｈｎｉｃａｌ　　Ｊｏｕｒｎａｌ、
　第　２６巻第２号１９５０年、第１４７頁なイシ第１
６０頁）と題する論文に説明されている。最も普及して
いるハミングコードの１つでは、選択されたハミングコ
ードに基づいて８ビツトのデータワードが１３ビツトの
ワードにコード化される。このコードはＳ　Ｅ　Ｃ／　
Ｄ　Ｅ　Ｃ（ｓｉｎｇｌｅ　ｅｒｒｏｒ　ｃｏｒｒｅｃ
ｔ／ｄｏｕｂｌｅ　ｅｒｒｏｒ　ｄｅｔｅｃｔ）として
分類される。しかしながら、ＳＥＣ／ＤＥＣハミングコ
ードは任意のバイトに発生する単一のランダムエラー（
ソフト又はハードを問わない）しか訂正できないので、
さらに精巧な訂正符号が開発されまた実現されてきた。
特に、多重ビツトパッケージにおけるハードエラーを取
扱うためのより良好なプロシージャが開発されてきた。
こうしたエラーはパッケージエラーと呼ばれ、このパッ
ケージエラーのために特別に設計されたエラー訂正符号
はパッケージ符号と呼ばれる。パッケージ符号は複数の
ハードエラーはそのデータワードの全体のフィールドに
わたってランダムには発生しないという事実に基づいて
いる。すなわち、複数のハードエラーはパッケージの出
力によって定められるそのデータワードのサブフィール
ドに限定される。同時に４つのデータポートをアクセス
できるように適合された１メガビツトのメモリチップで
ある２　５６ｋｘ　４のメモリチップの場合、そのよう
な符号は３２ビツト中で発生する任意の４つのエラーを
訂正することはできないが、８つの４ビツトサブフイー
ルドの任意の１つに発生する４ビツトエラーを訂正する
ことができる。
それにもかかわらず、そのような符号でさえ完全には満
足のいくものではい。この符号がＳＰＣ／　Ｄ　Ｐ　Ｄ
　（ｓｉｎｇｌｅ　ｐａｃｋａｇｅ　ｃｏｒｒｅｃｔ／
ｄｏｕｂｌｅｐａｃｋａｇｅ　ｄｅｔｅｃｔ）符号であ
るときは、１つのパッケージだけに発生する任意のエラ
ーを訂正し、かつ、２つのパッケージに発生するエラー
を検出することができる。したがって、１つのパッケー
ジに成るハード障害がある場合に、残りのパッケージに
別のエラー（ソフト又はハードは問わない）が発生する
と、そのエラー条件を検出することはできるが、そのエ
ラーを訂正することはできない。このように、１つのハ
ード障害の存在はＳＰＣ／ＤＰＤ符号によって提供訂正
機能に制限を与えることになる。
米国特許第４６６１９５５号には、従来技術としてパッ
ケージ符号及びそのハードウェアの例が引用されている
。この特許明細書は１つのサブフィールド中の任意の個
数のエラーを訂正し、かつ、２つのサブフィールド中の
任意の個数のエラーを検出できる符号に特に適用しうる
デジタルエラー訂正及び検出装置を開示している。エラ
ー訂正符号によるデータについての初めのパスで訂正不
能エラーが示されたときは、そのデータは補数化されて
メモリに再記憶され、次に再読取りされる。
検索されたデータは再補数化され、再びエラー訂正符号
を通過する。もし訂正不能エラーが残っていれば、もと
の読取りデータと検索された補数化データとの間でビッ
トごとの比較を行なって、そのメモリからハード障害を
分離する。ハード障害に関連するサブフィールド中のビ
ットは次にｊ須次的に変更されて、変更されたデータワ
ードがエラー訂正符号を通過する。エラー訂正符号によ
って、誤った組合せが検出される。ハード障害に関連す
るサブフィールドはもとの記憶データと一致し、この場
合、エラー訂正符号は残りのサブフイールドにおける残
りのエラーを訂正することができる。
しかしながら、ハード障害に関連するサブフィールドに
おけるビットの連続的な変更は時間のかかる繰返しプロ
セスを必要とする。その上、このシステムはもとの読取
りデータと検索された補数化データとの間のビットごと
の長期の比較プロセス、大量の比較回路及び一定でない
長さの訂正を必要とするという欠点を有する。何故なら
、そのハード障害に関連するサブフィールドにおけるも
との記憶データは１６個の異なる組合せのいずれかにな
りうるからである。
したがって本発明は上述のような問題を解決することを
目的としている。
Ｃ０問題点を解決するための手段 この目的を達成するため、複数のｂビットのパッケージ
で編成されたｎ−ｒ個のデータビット及びエラー訂正符
号に基づくｒ個のエラー訂正符号ビットから成るｎビッ
トのデータワードにおけるエラーを訂正するための本発
明のエラー訂正装置はメモリから読取られた第１のデー
タワードＶについてのシンドロームを記憶する手段と、
反転書込み及び反転読取りによって上記第１のデータワ
ードから生成された第２のデータワードＶ′についての
シンドロームと上記第１のデータワードについてのシン
ドロームとを加算する手段と、上記加算の結果から少な
くとも１つのハードエラーを有するパッケージの番号を
判断する手段と、上記判断に基づいてエラーの位置を特
定してエラーを訂正する手段とを有することを特徴とし
ている。
以下、本発明の作用を実施例とともに説明する。
Ｄ、実施例 本発明に従う拡張されたエラー訂正装置は″反転及び再
試行手順′″及びシンドロームの解析の双方に基づいて
いる。後者は″パリティチエツクベクトル″及び″コレ
クタ（ｃｏｒｒｅｃｔｏｒ）　’″とも呼ばれている。
″反転及び再試行″は固定的障害が記憶する電気的レベ
ルに一致する状態で反転すること（ハードエラーのマス
ク）がら成り、これにより、そのワードかもとの極性で
再記憶される前にソフトエラーを訂正することができる
。″反転及び再試行手順″は本発明のエラー訂正装置に
特に使用される。本発明では、少なくとも１つのハード
エラーを有する第１のパッケージをみつける。
異なるシンドロームは第２のパッケージで発生した単一
のソフトエラーを最終的かつ直ちに判断する。ｒｘｎの
パリティチエツク■（７１−リクスで特徴付けられる下
記のリードソロモン符号を考えて、１パッケージ当り４
ビツトの３２ビツトデータワードの場合（ｒ＝１２、ｎ
＝４４）を例にとって本実施例を説明する。
Ｈマトリクスは次のようになる。
・データ　　　　　　　　　　　　　　　　ＥＣＣＩＩ
ＩＩＩＩ　　　Ｉ　　　Ｉ　　　ＩＯ○Ｉ　　Ｔ　　Ｔ
”Ｔ３Ｔ’Ｔ５　Ｔ’　　Ｔ’　　○　ＩＯＩ　　Ｔ”
　Ｔ４Ｔ６Ｔ”　Ｔ”　Ｔ１２Ｔ”　ＯＯＩ但し Ｔ＝１００１　　　Ｉ＝０１００　　０＝ｏｏｏ。
である。
展開されたＨマトリクスは次のようになる。
ベクトルｖ＝（ａｔ、Ｃ２、Ｃ３、・・・ａｎ）は関連
するシンドローム５（ｖ）＝ｖＨＴ、すなわちｒ成分ベ
クトルがゼロである場合にのみ、１つのコードワードで
ある。逆のケースでは、先のシンドロームはゼロではな
い、コードワードであるベクトルＵが送信されＶが受信
されるときは、■のシンドロームは次の関係によって計
算される。行列演算の線型特性によってＳ　（ｖ）　＝
　Ｓ　（ｕ）　＋　Ｓ　（ｖ＋ｕ）　、さらに各々の２
値エレメントａｎについての付加的なテーブルが次のよ
うに与えられる。
＋０１ Ｓ（ｕ）＝０だから、Ｓ　（ｖ）　＝　Ｓ　（ｖ＋ｕ）
となる。
したがって、いかなるシンドローム（特に単一パッケー
ジエラーに対する全てのシンドローム）もパターンエラ
ーｖ−ｕから計算することができる。
単一パッケージエラーのシンドローム（１つのパッケー
ジ内で起こりうる１５タイプのエラーＸ１１個のパッケ
ージ＝１１３５） パッケージ内のエラービット（１６進表示）１２３４５
６７８９ＡＢＣＤＥＦ １１１１２２２３３：ｌ　４４４５５５６６６７７７８
Ｂ８９９９　ＡＭＢＢＢＣＣＣＤＩＩ）　ＥＥＥＦＴＰ
２　１ｃ６２１Ｃ３１１Ａ　４２１５Ｅ７６３Ｄ　７Ｆ
１３８４２９８４　Ａ５Ｅ　Ｅ９１］　Ｃ６３ＤＡ５Ｅ
７Ｆ　Ｆｅ９３１６Ｄ　２Ｃ３３ＡＥ　４１６５７Ｂ　
６Ｄ５７Ｂ８８２Ｃ９４１ＡＥＦ　Ｂ８２　Ｃ３Ａ　Ｄ
５７　ＥＦ’９　Ｆ９４パ４１３５２６Ａ　３５Ｆ　４
ＣＩｌ　５Ｆ８６Ａ７７９２８１３９２６　Ａ７９　Ｂ
４ＣＧ）Ｅ　ＤＥＢＥＢ４　Ｆｅ１２１００２００３０
０４００５００６００７００８００９００　ＡＯＯＢＯ
ＯＣｏｏ　ＤＯＯＥＯＯＦＤＯｌｏ　０１００２００３
００４００５００６００７００８００９００ＡＯＯＢＯ
ＯＣＯＯＤＯＯＥＯ０ＦＤ１１００１００２００３００
４００５００６００７００８００９００Ａ　ＯＯＢ　Ｏ
ＯＣＯＯＤ　ＯＯＥ　ＯＯＦ単一パッケージエラー（以
下、ＳＰＥと略記することもある）を特徴付けるこれら
のシンドロームは訂正すべきパッケージ及び成るパッケ
ージ内のエラービットを明確に示すよう一意的であるこ
とに留意されたい。たとえば、計算されたシンドローム
５（ｖ）が１６進の’７Ｂ８’　　（２進の０１１１　
１０１１　１０００′）であるときは、上記のテーブル
はエラーパターンが次のものに等しいことを指示する。
ｖ＋ｕ＝ｏｏｏｏ　０００００１１１００００００００
００００００００００００Ｑ００（ｌ　Ｑ（１００００
００換言すれば、第３の４ビツトパツケージの最後の３
ビツトが反転され、これらはもとのデータワードＵを再
記憶するために再反転すべきものである。
同様に１つのパッケージエラーが別のパッケージ内の単
一ビットエラーと並存するときに得られる全てのシンド
ロームをリストすることができる。
その結果はエラーを有する所与の１つのパッケージにそ
れぞれ対応する１１個のテーブルでリストしうる。
第１表（後出）は第１のパッケージでエラーが発生しか
つ別の１つのパッケージで単一ビットエラーが生じた場
合に得られる全ての可能なシンドロームをリストするテ
ーブルである。
第２表ないし第１１表（後出）はそれぞれ第２ないし第
１１のパッケージでエラーが発生しかつ別の１つのパッ
ケージで単一ビットエラーが生じた場合に得られる全て
の可能なシンドロームをリストするテーブルである。各
表の上欄の１ないし下（１６進）はパッケージ内のエラ
ービットを表わし、各表の左欄の数字はパッケージ番号
及び単一エラーのロケーションを表わす。第１表ないし
第１１表のテーブルにリストされた２重パッケージエラ
ー（以下ＤＰＥと略記することもある）のシンドローム
は、それらが一意的でなくとも、前述のリストされた単
一パッケージエラーの全ての異なるシンドロームである
。これは、直ちに訂正可能な単一パッケージエラーとＳ
ＰＣ／ＤＰＤ符号によっては訂正できない２重パッケー
ジエラーとの間の相違を許すものである。しかしながら
、ＳＰＣ／ＤＰＤ符号を実現するための先に定義した特
有のＨマトリクスの使用は結果として付加的な利点をも
たらす。すなわち、第１表ないし第１１表のいずれのテ
ーブル内においても２重パッケージエラーは一意的であ
るという利点である。したがって、多数のエラーを有す
るパッケージすなわち第１表ないし第１１表の参照番号
がわかれば、他のパッケージで生じる単一エラーをみつ
けることができる。たとえば、データワード中にパッケ
ージｎ１に影響する多数のエラーを伴う２重パッケージ
エラーが発生したと仮定し、そのシンドロームを計算し
た結果、その値が’Ｆ　６４’になって第１表のテーブ
ルの読取りにより、パッケージ１内のエラービットの１
６進表示が’７’　　（２進’０１１１’）であること
が示され、さらに単一エラーがビット１３に影響を与え
たものと仮定する。そうすると、パターンエラーは次の
ようになる。
ｖ＋ｕ＝０１１１　ｏｏｏｏ　ｏｏｏｏ　１０００００
００００００００００００００ｏｏｏｏ　ｏｏｏｏ　ｏ
ｏｏ。
第１図は１つのハードエラーパッケージの存在下で単一
ソフトエラーを訂正するための本発明のエラー訂正シス
テムに関係するステップを示す流れ図である。ＳＰＣ／
ＤＰＤリードソロモン符号に従ってコード化されメモリ
の適切なロケーションＡに記憶されたデータワードＵは
指定されたロケーションＡから読取られる（ステップ１
）。このロケーションが何らかの障害を受けることがあ
るので（ソフトエラー又はハードエラーを問わない）、
読取りワードＶはその指定されたロケーションに記憶さ
れたもとのワードＵと異なる場合がある。読取りワード
Ｖに対応するシンドローム５（Ｖ）はステップ２で計算
され、それがゼロか又は単一パッケージエラー（ＳＰＥ
）に対応するかどうか判断される。読取りワードＶがエ
ラーを含まないときは（Ｓ（ｖ）＝Ｏ）、又は読取りワ
ードが単一のパッケージに限定されるエラーを有すると
きは（Ｓ（Ｖ）が前にリストされたＳＰＥの中の１つで
ある）、ＳＰＣ／ＤＰＤリードソロモン符号は障害のあ
るパッケージ内の全てのエラーをすぐに訂正できるので
（ステップ１３）、訂正不能エラーは存在しない。この
場合、読取りワードＶは正しいか又は訂正されて訂正さ
れたワードＶを使用できるので、そのアクセスは完了す
る。このプロシージャは普通のＦＣＣ処理である。
一方、２つの異なるパッケージにエラーが存在するとき
は、ＳＰＣ／ＤＰＤに基づ＜ＥＣＣプロシージャはその
条件の存在を示すだけで訂正はできない。上述の計算さ
れたシンドローム５（ｖ）は本発明の拡張されたエラー
訂正処理を遂行するために記憶される（ステップ３）。
ステップ４及び５はよく知られた″反転書込み″及び″
反転読取り”手順である。そのような手順は、たとえば
、前掲の米国特許第４６６１９９５号に記載されている
。基本的には、読取りデータワードＶは補数値に反転さ
れ、反転された補数値が対応するロケーションＡに記憶
し戻される（ステップ４）。次に同じロケーションが読
取られて検索されたデータワードが補数値に反転されて
データワードＶ′が生成される（ステップ５）。Ｖ′の
値はＶの値と同じになるはずである。というのは反転が
２回行われているからである。しかし、成るビット位置
がその入力値に関係なくハイレベル又はローレベルに固
定されてしまうようなハード障害をそのメモリが有する
ときは、Ｖ′は■に一致しない。
したがって、ステップ４及び５の後では、以前は誤った
２値情報を伝達した固定ビットは正しい２値情報を伝達
し、正しい２値情報を伝達したものについては反対のこ
とが生じる。その結果、正しい情報を伝達する固定ビッ
トの数が誤った情報を伝達する固定ビットの数よりも多
くなるような状況が生じうる。このような場合、Ｖ′の
シンドロームＳ（ｖ’）は先にリストされた単一パッケ
ージエラーの１つであるか又はゼロであるとわかる（ス
テップ５）。この場合、エラー訂正リードソロモン符号
は単一パッケージエラーを処理することができるのでデ
ータワードＶ′を訂正するためにステップ６に進む。も
との記憶データワードＵについて再生成された値はメモ
リの指定されたロケーションＡに直ちに再記憶される。
そのようにして検出されたエラーの１つがソフトエラー
であったという可能性があるからである。ソフトエラー
は不良メモリロケーションは示さず、データがそのロケ
ーションで反転していることを示すにすぎない。データ
がそのロケーションで正しく再記憶されたとき、それが
再反転されるということはほとんどない。ソフトエラー
は訂正の許容範囲まで累積しうるので、検出されたとき
にすぐに訂正しておくことが望ましい。
一方、Ｖ′について計算されたシンドロームが単一パッ
ケージエラーのシンドロームの１つでもなく、またゼロ
でもないときは、ステップ７に進み、そこでステップ３
において記憶されたＶのシンドローム及びＶ′のシンド
ロームが加算される。
次の関係式 ％式％）） あるので、２つのシンドローム５（ｖ）及びＳ（ｖ’）
の和はパターンエラーｖ＋ｕとｖ’＋ｕの双方の関数に
なるとかわかるであろう。ステップ４及び５の″反転書
込み″及び″反転読取り″の手順はいかなるソフトエラ
ーにも影響しないので、パターンエラーｖ＋ｕとｖ’　
＋ｕの加算はそれらの存在をマスクすることになる。
たとえば、パターンエラーｖ＋ｕが ｖ＋ｕ”０１０１００００００００１００００００００
０００００００００００ｏｏｏｏ　ｏｏｏｏ　ｏｏｏｏ
　　であると仮定する。これは、受は取られたワードＶ
が第２、第４及び第１３のビットでもとの記憶ワー°ド
Ｕと異なることを意味する。さらに、第１のパッケージ
の最後の３ビツトが固定され（ハードエラーパッケージ
）、かつ、第１３のビットがソフトエラーを有すると仮
定すれば、ステップ４及び５によるワードＶの処理で、
対応するパターンエラーが次のようなものであるデータ
ワードＶ′が得られる。
ｖ’＋ｕ＝ｏｏ１０　ｏｏｏｏ　ｏｏｏｏ　１００００
０００００００００００００００ｏｏｏｏ　ｏｏｏｏ　
ｏｏｏｏ　　ｔ、、たがって、データワードＶ′は第３
及び第１３のビットでもとの記憶データワードＵと異な
る。その結果、誤っていた以前の第２及び第４のビット
は今や訂正され、逆にもとは正しい２値情報を伝達して
いた第１３のビットは反転されている。しかしながら、
ステップ４及び５のプロセスは前述のように第１３のビ
ットの有効性には影響を与えない。
先行のパターンエラーＶ＋Ｕとｖ’　十ｕの双方の加算
はソフトエラーをマスクする。
（ｖ＋ｕ）＋（ｖ’＋ｕ）＝０１１１　ｏｏｏｏ　ｏｏ
ｏｏ　ｏｏｏｏ　ｏｏｏｏ　ｏｏｏ。
ｏｏｏｏ　ｏｏｏｏ　ｏｏｏｏ　ｏｏｏｏ　００００　
　Ｌ、たがって、２つのパターンエラーＶ＋Ｕ及びｖ’
＋ｕの和のシンドロームは上述のテーブルにリストされ
た単一のパッケージエラーのシンドロームの中の１つと
なり、それを読取ることで、１つのハードパッケージエ
ラーを有するパッケージを最終的に判断することができ
る。先の例に関していうと、２つのシンドロームの計算
は次のようになる。
５（Ｖ）＝　’Ｄ４６’　　（１６進）＝１１０１　ｏ
ｌｏｏ　ｏｕ。
（２進） Ｓ　（ｖ’）＝’Ａ　３１　’　（１６進）＝１０１０
００１１０００１（２進） したがって、 Ｓ（ν）＋Ｓ（ν’）＝　１７’ｌ’ｌ’　　（１６進
）＝Ｏ］、１１０１１１０１１１　　　　　　（２進）
　となる。
このようにテーブルの読取りで、第１のパッケージが１
つのハードパッケージエラーを有すること、さらに正確
にいえば、第１のパッケージの最後の３つのビットが固
定されていること（１６進′７′）が示される。
この結果、次にプロセスはステップ８に進み、そこでＳ
　（ｖ）とＳ（ν′）の和が２重パッケージエラーかど
うか判断される。このようなケースにおいてエラー訂正
符号が３以上のパッケージにおいてはじめにエラーを検
出したか、又はさらに多くのソフトエラーが発生したと
仮定すると、本実施例はそのような状況を処理すること
はできず、訂正不能エラーがフラグされる。
一方、和のシンドロームが単一パッケージエラーのシン
ドロームを表わす場合は、ステップ９に進み、そこでハ
ードエラーパッケージの探索が上述の所与のテーブルを
読取ることによって行なわれる。次にステップ９の結果
に応じて、ワードＶのシンドロームが第１表ないし第１
１表のテーブルの中の１つから読取られ（ステップ１ｏ
）、対応するパターンエラーＶ＋Ｕがみつけられる。こ
れにより、もとのデータワードＵをメモリの指定された
ロケーションＡに再記憶することができ、正しいデータ
ワードを最終的に使用することが可能となる。
上述のプロセスは、１つのパッケージにおける単一ソフ
トエラーが第２のパッケージに限定されたエラー（その
うちの１つはハードエラーである）と共存する場合は常
に満足のいく結果を与える。
ここでハードエラーがほとんど１つの特定のパッケージ
に所在し、かつソフトエラーがそのメモリ内でランダム
に所在するためにソフトエラーが同じデータワードにほ
とんど影響を与えないという事実を考慮すると、本発明
に従う拡張されたエラー訂正装置はＳＰＣ／ＤＰＤのエ
ラー訂正符号だけでほとんどの２重パッケージエラーを
処理できることになる。しかも、これは米国特許第４６
６１９５５号に説明されているような、もとの読取りデ
ータと検索された補数化データとのビットごとの比較を
必要としない。さらに、サブフィールド内でのビットの
連続的な変更も全く必要とせず、一定かつ短期間の訂正
シーケンスを有するだけである。
第２Ａ図及び第２Ｂ図は本発明の良好な実施例を示す図
である。第３図は第２Ａ図及び第２Ｂ図のつながりを表
わす図である。第２Ａ図を参照するに１本発明の良好な
実施例は１２ビツトのバス２Ｂ及び２９に接続されたＳ
ＰＥデコーダ２０を含む。バス２８はシンドロームデコ
ーダ２６で計算された１２ビツトのシンドロームを伝達
するもので、和シンドローム回路２４の第１人力及びシ
ンドロームレジスタ２５の入力に接続される。シンドロ
ームレジスタ２５はリード３４によって制御され、和シ
ンドローム回路２４の第２人力に接続される１２ビツト
の出力用のバス３０を有している。バス２８は記憶装置
２１のアドレスバス３５の上位１２ビツト（ＭＳＢ）に
も接続される。
記憶袋ｆｉ２１のアドレスバス３５の下位４ビツト（Ｌ
ＳＢ）は４ビツトのバス３１を介してコーグ２３の出力
に接続される。コーグ２３は１１ビツトのバス９０に接
続される入力を有する。バス９０はＳＰＥデコーダ２０
の第１出力に接続され、ハードエラーを有するパッケー
ジの番号を伝達する。ＳＰＥデコーダ２ｏは第２の出力
バス３３を有する。出力バス３３はバス９０によって伝
達された値で参照されるパッケージ中の障害ビットの位
置を伝達する４ビツトのバスである。−組のラッチ２７
はロケーションＡから抽出された４４ビツトのデータワ
ードＶ又はＶ′を記憶するのに用いる。ラッチ２７はシ
ンドロームデコーダ２６の入力に接続される出カバスフ
０を有する。バス２８及び３０を介してシンドロームの
和を伝達する和シンドローム回路２４の出力はＳＰＥデ
コーダ２０への伝送のため１２ビツトのバス２９に接続
される。バス３５（すなわち、バス２８及び３１）上に
送出されるアドレスに対応するデータワードを伝達する
記憶装置２１の出力はバス３２を介してデコーダ２２に
送られる。デコーダ２２は６ビツトのバス３２によって
伝達される値をデコードして、４４ビツトのバス８０の
４４個のリードのうちの１つを活動化する。デコーダ２
２は制御リード３６を有する。この制御リード３６は、
ハイレベルに上げられたとき、バス８０の４４個のリー
ドをローレベルに固定する。
第２Ｂ図を参照するに、本発明の良好な実施例は４４個
（７）ＸＯＲゲート４４−ＸＸ　（ＸＸは０１ないし４
４）を含む。ＸＯＲゲート４４−−　Ｘ　Ｘの出力は入
力データワードＶの訂正が可能な場合に、復元されたも
とのデータワードＵの４４ビツトの中の１つを伝達する
。４４個のＸＯＲゲートは、既に説明した４ビツトの１
１個のパッケージへの４４ビツトのデータワードの分割
に応じて、４つのＸＯＲゲートの１１個のパッケージに
分割される。説明の簡単のため、４０−０１ないし４０
−０８、及び４０−４１ないし４０−４４　（第１、第
２及び第１１のパッケージ）だけを示した。各ＸＯＲゲ
ート４Ｏ−ＸＸは入力データワードＶ又はＶ′を伝達す
る４４ビツトのバス７０のＸＸ番目のリードに接続され
る第１人力を有する。たとえば、ＸＯＲゲート４０−０
１はバス７０の第１のリードに接続される第１人力を有
する。同様にＸＯＲゲート４０−４４はバス７０の第４
４のリードに接続された第１人力を有する。各ＸＯＲゲ
ート４Ｏ−ＸＸはＯＲゲート５Ｏ−ＸＸ　（ＸＸはｏｌ
ないし４４）の出力に接続された第２人力を有する。た
とえば、ＸＯＲゲート４０−０１はＯＲゲート５０−０
１の出力に接続された第２人力を有する。各ＯＲゲート
５Ｏ−ＸＸは記憶装置２１のデコードされた出力を伝達
する４４ビツトのバス８０のＸＸ番目のリードに接続さ
れる第１入力を有する。たとえば、ＯＲゲート５０−０
１はバス８ｏの第１のリードに接続された第１人力を有
する。
各ＯＲゲート５Ｏ−ＸＸはＡＮＤゲート６Ｏ−ｘｘ　（
ｘｘは０１ないし４４）の出力に接続された第２人力を
有する。たとえば、ＯＲゲート５〇−０１はＡＮＤゲー
ト６０−０１の出力に接続された第２人力を有する。先
と同様、４４個のＡ、　ＮＤゲートは４個のＡＮＤゲー
トの１１個のパッケージに分割される。たとえば、第１
のパッケージ４；Ｊ：　Ａ　Ｎ　Ｄゲート６０−０１．
６０−０２．６０−０３及び６０−０４を含む。１１個
の可能なパッケージの中の所与の１つのパッケージの全
てのＡＮＤゲート６Ｏ−ＸＸ、６０−　（ＸＸ＋１）　
、６０−　（ＸＸ＋２）、６Ｏ−（ＸＸ＋３）（ただし
、ＸＸ＝４ｎ＋１、ｎ＝０ないし１０）はＳＰＥデコー
ダ２０によって制御される１１ビツトのバス９０の第ｎ
＋１のリードに共に接続される第１人力を有する。たと
えば第１のパッケージのＡＮＤゲート６０−０１．６０
−０２．６０−０３及び６０−０４はバス９０の第１の
リードに共に接続される。各ＡＮＤゲート６Ｏ−ＸＸ、
（ＸＸ＝１ないし４１、モジュロ４）はバス９ｏを介し
て伝達される値で判断されたハードエラーパッケージ内
で訂正を行うためのビットの値を伝達する４ビツトのバ
ス３３の第１のリードに接続される第２人力を有する。
各ＡＮＤゲート６Ｏ−ＸＸ、（ＸＸ＝２ないし４２、モ
ジュロ４）は４ビツトのバス３３の第２のリードに接続
される第２人力を有する。
各ＡＮＤゲート６Ｏ−ＸＸ　（ＸＸ＝３ないし４３、モ
ジュロ４）は４ビツトのバス３３の第３のリードに接続
される第２人力を有する。
各ＡＮＤゲート６Ｏ−ＸＸ　（ＸＸ＝４ないし４４、モ
ジュロ４）は４ビツトのバス３３の第４のリードに接続
される第２人力を有する。
記憶装置２１は典型的にはＲＯＳタイプのメモリである
。記憶装置２１はハードエラーパッケージの番号を表わ
す４ビツトのワード及びシンドローム５（ｖ）の双方を
有するワードによってアドレスされたときに、６ビツト
のデータワードを送出し、これによりデコータ２２を介
してＯＲゲート５Ｏ−ＸＸを制御できる。このようにし
て、第１表ないし第１１表のテーブルの読取りは即座に
なされ、しかも有利に実現できる。しかしながら、これ
らのテーブルの読取りはＰＬＡや組合せ論理などの他の
よく知られた手法によって達成することもできる。特に
、記憶装置２１は、バス２８を介する任意の単一パッケ
ージエラーシンドローム又はゼロのシンドロームがバス
８ｏの全てのリードをローレベルにセットする６ビツト
のワードの抽出を行わせるようにプログラムされている
。
本発明に従った拡張されたエラー訂正装置は次のように
動作する。指定されたロケーションから抽出されたデー
タワードＶは一組のラッチ２７にまず記憶される。シン
ドロームデコーダ２６は４４ビツトのデータワードＶか
ら１２ビツトのシンドローム５（ｖ）を計算する。シン
ドロームデコーダ２６は基本的にはよく知られた組合せ
論理から成るものである。制御リード３４がハイレベル
になると、シンドロームがシンドロームレジスタ２５に
記憶される。１２ビツトのバス２８を介して５（ｖ）の
値を受は取るＳＰＥデコーダ２０は第１図のステップ２
に従って５（ｖ）がリストされたＳＰＥシンドロームの
中の１つであるかゼロであるかを判断するために５（ｖ
）をデコードする。
５（ｖ）がゼロであるとわかったときは、ＳＰＥデコー
ダ２ｏは各ＡＮＤゲート６Ｏ−ＸＸ（ＸＸ。
＝０１ないし４４）をローレベルにするためバス９ｏの
いずれのリードもローレベルにする。記憶装置２１のア
ドレスバスの上位ビットにＳＰＥシンドロームがあられ
れると、既に説明したように、バス３２を介して６ビツ
トのデータワードが抽出されて、これにより４４ビツト
のバス８０の全てのリードがローレベルにセットされる
。この場合、制御リード３６はローレベルにセットされ
る。したがって、各ＯＲゲート５Ｏ−ＸＸ　（ＸＸ＝Ｏ
１ないし４４）はローレベルにセットされ、バス７０に
よって伝達されエラーなく認識される入力データワード
ＶはＸＯＲゲー１〜４Ｏ−ＸＸ（ＸＸ＝０１ないし４４
）を介してエラー訂正装置の出力に送られる。
一方、５（ｖ）がリストされたＳＰＥシンドロームの中
の１つであることがわかったときは、ＳＰＥデコーダ２
０は障害を有するパッケージに対応するバス９ｏの中の
制御リードをハイレベルにする。これにより、指定され
た障害パッケージに対応するパッケージの全てのＡＮＤ
ゲートの第１人力が活動化される。同様に、ＳＰＥデコ
ーダ２０はもとのデータワードＵを再記憶するために再
反転すべき障害パッケージ内のビット位置に対応するリ
ードをバス３３上で活動化する。誤った情報を伝達する
ビット位置に関連するＡＮＤゲートは、したがって、ハ
イレベルにセットされる。アドレスバス３５の上位ビッ
トはＳＰＥシンドロームを伝達するので、バス８０の全
てのリードをローレベルにセットする６ビツトのワード
が記憶装置２］−から抽出され、その結果、各ＯＲゲー
ト５〇−ＸＸ　（ＸＸ＝０１ないし４４）の第１人力が
ローレベルにされる。再反転すべき障害パッケージ内の
ビット位置に対応するＯＲゲートはハイレベルにセット
される。その結果、対応するＸＯＲゲートによる対応す
るビットの最終的な反転が行われる。
先の例に関していうと、入力データワードＶのシンドロ
ームが’７８８’　　（前述のテーブルは第３のパッケ
ージにエラーがあること、及び特に、そのパッケージの
最後の３ビツトにエラーがあることを示す）に等しいと
きは、ＳＰＥデコーダ２０はバス９０の第３のリードを
活動化し、これによりパッケージ３のＡＮＤゲート６０
〜ＸＸ（すなわち、ＡＮＤゲート６０−０９．６０−１
０．６０−１１及び６Ｏ−１２）を除きＡＮＤゲート６
Ｏ−ＸＸの活動化を阻止する。ＳＰＥデコーダ２０はバ
ス３３のリード２．３及び４も活動化する。これらはＡ
ＮＤゲート６０−１０．６０−１１及び６０−１２をハ
イレベルにセットする。アドレスバス３５の上位ビット
がＳＰＥシンドロームの値を伝達するので、６ビツトの
バス３２を介して記憶装置２１から抽出されるデータは
バス８０の全てのリードをローレベルにセットするよう
に働く。したがって、ＯＲゲート５０−１０．５０−１
１及び５０−１２だけがハイレベルにセットされ、これ
によＬＪ、ＸＯＲゲート４０−１０．４０−１１．及び
４０−１２によって入力データワードＶのビット１０−
１１−及び１２を反転することができる。
計算されたシンドロームＳ　（ｖ）がゼロでもなく、上
述のテーブルに含まれるものでもないときは、既に説明
したパ反転書込み″及びパ反転読取り″手順が第１図の
ステップ４及び５に従って遂行される。その結果得られ
るデータワードＶ′はラッチ２７の入力に送られて、そ
のシンドロームがシンドロームデコーダ２６によって計
算される。制御リード３４がロー１ノベルにセットされ
、シンドロームレジスタ２５への新しいシンドロームの
記憶が阻止される。バス２８を介してこの新しいシンド
ロームＳ（ｖ’）を受は取るＳＰＥデコーダ２０はＳ（
ｖ’）がゼロであるか上述のリス１−されたＳＰＥシン
ドロームの中の１つであるかを判断する。
Ｓ（ｖ’）がゼロであるとわかったときは、ＳＰＥデコ
ーダ２０は各ＡＮＤゲート６Ｏ−ＸＸ　（ＸＸ＝０１な
いし４４）をローレベルにするためバス９０の全てのリ
ードをローレベルにする。制御リード３６がハイレベル
にセットされているので、４４ビツトのバス８０の全て
のリード（したがって各ＯＲゲート、５Ｏ−ＸＸの第１
人力）がローレベルにセットされる。その結果、各ＯＲ
ゲート５Ｏ−ＸＸ　（ＸＸ＝０１ないし４４）はｏ−レ
ｔ＜ルにセラ１−され、バス７０によって伝達されエラ
ーなく認識される入力データワードＶ′はＸＯＲゲート
４Ｏ−ＸＸ　（ＸＸ＝０１ないし４４）を介してエラー
訂正装置の出力に送られる。
一方、Ｓ（ｖ’）が上述のリストされたＳＰＥシンドロ
ームの中の１つであるとわかったときは、ＳＰＥデコー
ダ２０は障害を有するパッケージに対応するバス９ｏの
リードをハイレベルにして、指定された障害パッケージ
に対応するパッケージの全てのＡＮＤゲートの第１人力
を活動化する。同様に、ＳＰＥデコーダ２０はワードＶ
′　を訂正しかつもとのデータワードＵを再記憶するた
めに再反転すべき障害パッケージ内のビット位置に対応
するリードをバス３３上で活動化する。誤った情報を伝
達するビット位置に関連するＡＮＤゲートは、したがっ
て、ハイレベルにセットされる。制御リード３６はまだ
ハイレベルに維持されているので、バス８０の各リード
（したがって各ＯＲゲート５Ｏ−ＸＸの第１人力）はロ
ーレベルにセットされる。その結果、誤った２値情報を
伝達するビット位置に対応するＯＲゲートがハイレベル
にセットされて、関連するＸＯＲゲー１〜によって対応
するビットが反転される。制御リード３６に存在する信
号は一定の簡単なＪ頃次論理回路又はその他の良く知ら
れた制御論理回路によって発生させることができる。
これで、第１図のステップ１４に従ったワードｖ′につ
いてのＦＣＣ処理が完了する。
バス２８上にあられれるＳ（ｖ’）がＳＰＥシンドロー
ムの中の１つでもなく、またゼロでもないときは、ＳＰ
Ｅデコーダ２０は第１図のステップ７に従ってバス２９
を介してシンドローム５（ｖ）とＳ（ｖ’）の和の値を
読み取る。バス２９を介して伝達された値がＳＰＥシン
ドロームの中の１つでないときは、本発明はそのような
状況を処理する能力を有していないので、第１図のステ
ップ８に従って訂正不能エラーをフラグすることによっ
てプロセスが完了する。
Ｓ　（ｖ’　）＋　Ｓ　（ｖ）がリストされたＳＰＥシ
ンドロームの中の１つであるとわかったときは、ＳＰＥ
デコーダ２０はハード障害を有するパッケージに対応す
るバス９０のリードをハイレベルにして、指定された障
害パッケージに対応するパッケージの全てのＡＮＤゲー
トの第１人力を活動化する。
ＳＰＥデコーダ２ｏはバス３３の全てのリードをローレ
ベルにする。これにより、各ＡＮＤゲート６Ｏ−ＸＸ　
（ＸＸ＝０１ないし４４）が遮断される。制御リード３
６はローレベルにセットされる。
その結果、デコーダ２２は記憶装置２１から抽出された
６ビツトのデータワードの内容に従ってバス８０の各リ
ードを制御する。アドレスバス３５の下位ビットは障害
のあるパッケージの番号を伝達し、かつ、アドレスバス
３４の上位ビットは計算されたシンドロームＳ（ｖ’）
の値を伝達するので、データワードＶ′　を訂正しかっ
もとのデータワードＵを再記憶するために反転すべきビ
ットの位置を記憶装置２１はバス８０を介して直ちに伝
達することができる。
本発明の好適な実施例を特定のリードソロモン符号に関
連して説明してきたが、本発明はこの場合にだけに限定
されるものでないことに留意されたい。データワードの
サイズ（実施例では４４ビツト）も容易に拡張できる。
他のリードソロモン符号を生成する別の方法は別のＴマ
トリクスを用いることである。Ｔマトリクスは、ガロア
イ対ＧＦ（２ｂ）の基本エレメントの随伴マトリ９でな
ければならない。上述の例では、ｂ＝４の随判マトリク
スである。特に、次のＴマトリクスを使用することがで
きる。
０ｏ１ 本発明の拡張されたエラー訂正装置は異なるｂ（たとえ
ばｂ＝３）の値で実現してもよい。ｂ＝４の場合につい
ていえば、２つの異なるＴマトリクス（したがって２つ
の異なるＨマトリクス）のみを使用することができる（
３０．２１）。これらの２つのＴマトリクスは次のもの
である。
Ｔｍ２Ｏ３Ｔ＝１００ 第１表 第２表 第３表 第４表 第５表 第６表 第７表 第８表 第９表 第１０表 第１１表 Ｅ１発明の詳細 な説明したように本発明によれば、ＳＰＣ／ＤＰＤのエ
ラー訂正符号だけでほとんどの２重パッケージエラーを
処理することができる。
【図面の簡単な説明】
第１図は本発明の詳細な説明する流れ図、第２Ａ図及び
第２Ｂ図は本発明の実施例を示す図、第３図は第２Ａ図
及び第２Ｂ図のつながりを示す図である。 出瀕人　　インターナショナル・ビジネス・マシーンズ
身コーポレーション

Claims (1)

  1. 【特許請求の範囲】 複数のｂビットのパッケージで編成されたｎ−ｒ個のデ
    ータビット及びエラー訂正符号に基づくｒ個のエラー訂
    正符号ビットから成るｎビットのデータワードにおける
    エラーを訂正するためのエラー訂正装置であって、 メモリから読取られた第１のデータワードｖについての
    シンドロームを記憶する手段と、 反転書込み及び反転読取りによって上記第１のデータワ
    ードから生成された第２のデータワードｖ′についての
    シンドロームと上記第１のデータワードについてのシン
    ドームとを加算する手段と、上記加算の結果から少なく
    とも１つのハードエラーを有するパッケージの番号を判
    断する手段と、上記判断に基づいてエラーの位置を特定
    してエラーを訂正する手段と、 を有することを特徴とするエラー訂正装置。
JP1096569A 1988-04-29 1989-04-18 エラー訂正装置 Granted JPH01304543A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP88480012.9 1988-04-29
EP88480012A EP0339166B1 (en) 1988-04-29 1988-04-29 Extended errors correcting device having single package error correcting and double package error detecting codes

Publications (2)

Publication Number Publication Date
JPH01304543A true JPH01304543A (ja) 1989-12-08
JPH0529935B2 JPH0529935B2 (ja) 1993-05-06

Family

ID=8200493

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1096569A Granted JPH01304543A (ja) 1988-04-29 1989-04-18 エラー訂正装置

Country Status (4)

Country Link
US (1) US4961193A (ja)
EP (1) EP0339166B1 (ja)
JP (1) JPH01304543A (ja)
DE (1) DE3882223T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006092163A (ja) * 2004-09-22 2006-04-06 Sony Corp 記憶装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799503B2 (ja) * 1990-09-12 1995-10-25 パイオニア株式会社 符号化されたデータの誤り訂正方法
US5243604A (en) * 1990-12-18 1993-09-07 Seagate Technology, Inc. On-the-fly error correction
US5226043A (en) * 1990-12-27 1993-07-06 Raytheon Company Apparatus and method for data error detection and correction and address error detection in a memory system
JP2940881B2 (ja) * 1991-09-20 1999-08-25 モトローラ・インコーポレイテッド 被送信データ・メッセージの拡張エラー訂正
EP0563491A1 (en) * 1992-03-31 1993-10-06 International Business Machines Corporation Method and apparatus for implementing a triple error detection and double error correction code
US5502732A (en) * 1993-09-20 1996-03-26 International Business Machines Corporation Method for testing ECC logic
US5457702A (en) * 1993-11-05 1995-10-10 The United States Of America As Represented By The Secretary Of The Navy Check bit code circuit for simultaneous single bit error correction and burst error detection
US5434719A (en) * 1994-03-18 1995-07-18 Seagate Technology, Inc. Correction of header information in a magnetic disc drive
US5745507A (en) * 1995-03-31 1998-04-28 International Business Machines Corporation Systematic symbol level ECC for use in digital memory systems
US5757823A (en) * 1995-10-03 1998-05-26 International Business Machines Corporation Error detection and correction for four-bit-per-chip memory system
US5768294A (en) * 1995-12-11 1998-06-16 International Business Machines Corporation Memory implemented error detection and correction code capable of detecting errors in fetching data from a wrong address
US5761221A (en) * 1995-12-11 1998-06-02 International Business Machines Corporation Memory implemented error detection and correction code using memory modules
US6675341B1 (en) * 1999-11-17 2004-01-06 International Business Machines Corporation Extended error correction for SEC-DED codes with package error detection ability
US7430167B2 (en) * 2003-09-18 2008-09-30 International Business Machines Corporation Method and system to enable an adaptive load balancing in a parallel packet switch
US7292950B1 (en) * 2006-05-08 2007-11-06 Cray Inc. Multiple error management mode memory module
US20070283208A1 (en) * 2006-06-01 2007-12-06 International Business Machines Corporation Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code with bus diagnostic features
US20070283223A1 (en) * 2006-06-01 2007-12-06 International Business Machines Corporation Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code with all checkbits transferred last
US7721178B2 (en) * 2006-06-01 2010-05-18 International Business Machines Corporation Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code
US20070283207A1 (en) * 2006-06-01 2007-12-06 International Business Machines Corporation Systems, methods, and computer program products for providing a two-bit symbol bus error correcting code with bus timing improvements
US8010875B2 (en) * 2007-06-26 2011-08-30 International Business Machines Corporation Error correcting code with chip kill capability and power saving enhancement
CN102157850B (zh) * 2010-12-30 2012-12-26 上海航天科工电器研究院有限公司 大电流断路器开关插座
TWI486961B (zh) * 2013-01-16 2015-06-01 Univ Nat Taiwan Science Tech 非揮發性記憶體的故障遮蔽方法
US20150067437A1 (en) * 2013-08-30 2015-03-05 Kuljit S. Bains Apparatus, method and system for reporting dynamic random access memory error information

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55115148A (en) * 1979-02-26 1980-09-04 Hitachi Ltd Error detection and correction system
JPS6132708A (ja) * 1984-07-25 1986-02-15 松下電工株式会社 木材単板の着色方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4464753A (en) * 1981-12-30 1984-08-07 International Business Machines Corporation Two bit symbol SEC/DED code
DE3177013D1 (en) * 1981-12-30 1989-04-20 Ibm Two bit per symbol sec/ded code
US4509172A (en) * 1982-09-28 1985-04-02 International Business Machines Corporation Double error correction - triple error detection code
US4604751A (en) * 1984-06-29 1986-08-05 International Business Machines Corporation Error logging memory system for avoiding miscorrection of triple errors
DE3482509D1 (de) * 1984-12-28 1990-07-19 Ibm Geraet zum korrigieren von fehlern in speichern.
US4661955A (en) * 1985-01-18 1987-04-28 Ibm Corporation Extended error correction for package error correction codes
US4794597A (en) * 1986-03-28 1988-12-27 Mitsubishi Denki Kabushiki Kaisha Memory device equipped with a RAS circuit
US4862463A (en) * 1987-07-20 1989-08-29 International Business Machines Corp. Error correcting code for 8-bit-per-chip memory with reduced redundancy

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55115148A (en) * 1979-02-26 1980-09-04 Hitachi Ltd Error detection and correction system
JPS6132708A (ja) * 1984-07-25 1986-02-15 松下電工株式会社 木材単板の着色方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006092163A (ja) * 2004-09-22 2006-04-06 Sony Corp 記憶装置

Also Published As

Publication number Publication date
DE3882223D1 (de) 1993-08-12
US4961193A (en) 1990-10-02
EP0339166A1 (en) 1989-11-02
JPH0529935B2 (ja) 1993-05-06
DE3882223T2 (de) 1994-01-27
EP0339166B1 (en) 1993-07-07

Similar Documents

Publication Publication Date Title
JPH01304543A (ja) エラー訂正装置
US4661955A (en) Extended error correction for package error correction codes
US6044483A (en) Error propagation operating mode for error correcting code retrofit apparatus
US6041430A (en) Error detection and correction code for data and check code fields
US6009548A (en) Error correcting code retrofit method and apparatus for multiple memory configurations
US5537425A (en) Parity-based error detection in a memory controller
JP4071940B2 (ja) メモリ設計のための共有式誤り訂正
US6453440B1 (en) System and method for detecting double-bit errors and for correcting errors due to component failures
EP0540450B1 (en) ECC function with self-contained high performance partial write or read/modify/write and parity look-ahead interface scheme
US7587658B1 (en) ECC encoding for uncorrectable errors
US8099651B2 (en) Subsystem and method for encoding 64-bit data nibble error correct and cyclic-redundancy code (CRC) address error detect for use in a 76-bit memory module
US4589112A (en) System for multiple error detection with single and double bit error correction
EP0332662B1 (en) Byte write error code method and apparatus
US5745508A (en) Error-detection code
US6751769B2 (en) (146,130) error correction code utilizing address information
JP2001005736A (ja) メモリ誤り訂正装置
JPS58220300A (ja) メモリ・システムの動作方式
JPS63115239A (ja) エラ−検査訂正回路
JPH087721B2 (ja) エラー検出／訂正機構を有するデータ処理システム
JPH0260013B2 (ja)
US5751745A (en) Memory implemented error detection and correction code with address parity bits
US6675341B1 (en) Extended error correction for SEC-DED codes with package error detection ability
US6463563B1 (en) Single symbol correction double symbol detection code employing a modular H-matrix
US6460157B1 (en) Method system and program products for error correction code conversion
US6631489B2 (en) Cache memory and system with partial error detection and correction of MESI protocol