JPH01305722A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH01305722A JPH01305722A JP63136774A JP13677488A JPH01305722A JP H01305722 A JPH01305722 A JP H01305722A JP 63136774 A JP63136774 A JP 63136774A JP 13677488 A JP13677488 A JP 13677488A JP H01305722 A JPH01305722 A JP H01305722A
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＥＣＬレベルからＤＣＦＬレベルへレベル変換するレベ
ル変換回路に関し、 基準電圧を用いることなく、しきい値電圧の変動に対し
て安定な出ｈレベルを得ることを目的とし、 ＥＣＬレベルの入力電圧が供給されるダーリントン接続
されたエンハンスメント型電界効果トランジスタによる
論理反転部と、エンハンスメント型電界効果トランジス
タによるソースフォロア回路により前記論理反転部の出
力電圧をレベルシフトするレベルシフト部とよりなり、
該レベルシフト部よりＤＣＦＬレベルの電圧を取り出す
よう構成する。
ル変換回路に関し、 基準電圧を用いることなく、しきい値電圧の変動に対し
て安定な出ｈレベルを得ることを目的とし、 ＥＣＬレベルの入力電圧が供給されるダーリントン接続
されたエンハンスメント型電界効果トランジスタによる
論理反転部と、エンハンスメント型電界効果トランジス
タによるソースフォロア回路により前記論理反転部の出
力電圧をレベルシフトするレベルシフト部とよりなり、
該レベルシフト部よりＤＣＦＬレベルの電圧を取り出す
よう構成する。
本発明はレベル変換回路に係り、特にＥＣＬレベルから
ＤＣＦＬレベルへレベル変換するレベル変換回路に関す
る。
ＤＣＦＬレベルへレベル変換するレベル変換回路に関す
る。
ショット４−接合を用いた高電子移動度トランジスタ（
ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｌ１ｏｂｉｌｉｔｙ ｔ
ｒａｎｇｉｓｔｏｒ ：ＨＥＭＴ）や選択ドープダブル
へテロ（ＳＤ−Ｄ）−１）ＦＥＴ、ＧａＡｓ ＭＥＳ
ＦＥＴなどのＦＥＴを用いて集積回路を構成する場
合、直接結合形ＦＥＴ論理（ｄｉｒｅｃｔ ｃｏｕｐｌ
ｉｎｇＦ Ｅ Ｔｌｏｇｉｃ ： ＤＣＦＬ）回路が
広く用いられている。
ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｌ１ｏｂｉｌｉｔｙ ｔ
ｒａｎｇｉｓｔｏｒ ：ＨＥＭＴ）や選択ドープダブル
へテロ（ＳＤ−Ｄ）−１）ＦＥＴ、ＧａＡｓ ＭＥＳ
ＦＥＴなどのＦＥＴを用いて集積回路を構成する場
合、直接結合形ＦＥＴ論理（ｄｉｒｅｃｔ ｃｏｕｐｌ
ｉｎｇＦ Ｅ Ｔｌｏｇｉｃ ： ＤＣＦＬ）回路が
広く用いられている。
このＤＣＦＬ回路では、電源電圧を一２■としたときハ
イレベルが−１，２ｖ程度、ローレベルが−１，９ｖ程
度になる。
イレベルが−１，２ｖ程度、ローレベルが−１，９ｖ程
度になる。
一方、バイポーラトランジスタを用いた集積回路のうち
、高速性の点からエミッタ結合形論理（ｅｌｉｔｔｅｒ
ｃｏｕｐｌｅｄ ｌｏｇｉｃ： Ｅ （：、 ｌ
）回路が広く用いられている。このＥＣＬ回路ではハイ
レベルが−０，８ｖ程度、ローレベルが−１，８ＶＦｉ
！度に規定されている。
、高速性の点からエミッタ結合形論理（ｅｌｉｔｔｅｒ
ｃｏｕｐｌｅｄ ｌｏｇｉｃ： Ｅ （：、 ｌ
）回路が広く用いられている。このＥＣＬ回路ではハイ
レベルが−０，８ｖ程度、ローレベルが−１，８ＶＦｉ
！度に規定されている。
このため、ＥＣＬ回路からＤＣＦＬ回路へ論理信号を伝
送する場合は、ＥＣＬレベルからＤＣＦＬレベルへ変換
するためのレベル変換回路が必要となる。このレベル変
換回路はしきい値の変動に対しても安定にレベル変換で
きることが重要となる。
送する場合は、ＥＣＬレベルからＤＣＦＬレベルへ変換
するためのレベル変換回路が必要となる。このレベル変
換回路はしきい値の変動に対しても安定にレベル変換で
きることが重要となる。
（従来の技術）
第３図は従来のレベル変換回路の一例の回路図を示す。
同図中、ＤＩＩＩＮＤｌｌ及びＤＩ２は夫々デプレッシ
ョン型Ｎチャンネル電界効果トランジスタ（ＦＥＴ）、
Ｅｇｏはエンハンスメント型Ｎチャンネル電界効果トラ
ンジスタ（ＦＥＴ）を示す。以下、木用１１において、
デプレッション型ＦＥＴはアルファベットＤに添字を付
して示し、エンハンスメント型ＦＥＴはアルファベット
Ｅに添字を付して示すものとする。
ョン型Ｎチャンネル電界効果トランジスタ（ＦＥＴ）、
Ｅｇｏはエンハンスメント型Ｎチャンネル電界効果トラ
ンジスタ（ＦＥＴ）を示す。以下、木用１１において、
デプレッション型ＦＥＴはアルファベットＤに添字を付
して示し、エンハンスメント型ＦＥＴはアルファベット
Ｅに添字を付して示すものとする。
トランジスタＤ＋ｏはそのソースがトランジスタＤｏの
ドレインに接続され、またトランジスタＯｎのゲート・
ソース間が接続され、これらＤＩＧ及びＤｎはレベルシ
フト部を構成している。トランジスタＤｕは定電流源を
構成している。また、トランジスタＤＩＧ及びＯｎの共
通接続点にグー・トが接続され、そのドレインにトラン
ジスタＤ＋ｚのゲート及びソースが夫々接続されたトラ
ンジスタＥ ＋ｓはトランジスタＤ１ｚと共に論理反転
部を構成している。トランジスタＣ＋＋のゲート及びソ
ースには−３，６Ｖの電源電圧が印加され、一方、トラ
ンジスタＥｌのソースには一２Ｖの電源電圧が印加され
る。
ドレインに接続され、またトランジスタＯｎのゲート・
ソース間が接続され、これらＤＩＧ及びＤｎはレベルシ
フト部を構成している。トランジスタＤｕは定電流源を
構成している。また、トランジスタＤＩＧ及びＯｎの共
通接続点にグー・トが接続され、そのドレインにトラン
ジスタＤ＋ｚのゲート及びソースが夫々接続されたトラ
ンジスタＥ ＋ｓはトランジスタＤ１ｚと共に論理反転
部を構成している。トランジスタＣ＋＋のゲート及びソ
ースには−３，６Ｖの電源電圧が印加され、一方、トラ
ンジスタＥｌのソースには一２Ｖの電源電圧が印加され
る。
かかる構成の従来のレベル変換回路の動作について説明
する。入力端子１よりトランジスタＤＩ６のゲートへＥ
ＣＬレベルのハイレベルの電圧−Ｏ，ａＶが入力された
場合は、トランジスタ０１６のソースよりＤｗのゲート
・ソース間しきい値電圧分（例えば−０，２ｖ程度）レ
ベルシフトされてトランジスタＥＩＯのゲートに印加さ
れ、これをオンとする。
する。入力端子１よりトランジスタＤＩ６のゲートへＥ
ＣＬレベルのハイレベルの電圧−Ｏ，ａＶが入力された
場合は、トランジスタ０１６のソースよりＤｗのゲート
・ソース間しきい値電圧分（例えば−０，２ｖ程度）レ
ベルシフトされてトランジスタＥＩＯのゲートに印加さ
れ、これをオンとする。
このため、トランジスタＥ １６のドレイン［Ｅが流れ
、トランジスタＤＩ２にもドレイン電流が流れるので、
出力端子２には電源電圧−２ｖに略等しい−１，９Ｖ、
すなわちＤＣＦＬレベルのローレベルが取り出される。
、トランジスタＤＩ２にもドレイン電流が流れるので、
出力端子２には電源電圧−２ｖに略等しい−１，９Ｖ、
すなわちＤＣＦＬレベルのローレベルが取り出される。
一方、入力端子１にＥＣＬレベルのローレベルの電圧−
１，８ｖが入力された場合は、この入力電圧がトランジ
スタＤＩＮによりレベルシフトされてトランジスタＥ１
＠のゲートに印加される。このときのトランジスタＥ
＋ａのゲート電圧はそのソース電圧−２■と略等しいの
で、トランジスタＥ ＋ｏはオフとなる。
１，８ｖが入力された場合は、この入力電圧がトランジ
スタＤＩＮによりレベルシフトされてトランジスタＥ１
＠のゲートに印加される。このときのトランジスタＥ
＋ａのゲート電圧はそのソース電圧−２■と略等しいの
で、トランジスタＥ ＋ｏはオフとなる。
ここで、出力端子２は図示を省略したが、次段のＤＣＦ
Ｌ回路の入力トランジスタのゲートが接続されており、
またその入力トランジスタのソースには一２ｖの電源電
圧が印加されている。
Ｌ回路の入力トランジスタのゲートが接続されており、
またその入力トランジスタのソースには一２ｖの電源電
圧が印加されている。
このため、トランジスタＥ ＋ｅが上記の如くオフとな
ったときは、出力端子２にＯ■程度出力されようとする
が、上記入力トランジスタがショットキー接合を用いた
ＦＥＴであり、そのゲート・ソース間に０，８ｖ以上の
電圧を加えると、接合が順方向にバイアスされてゲート
電極とチャネル間に大きな電流が流れ始める。従って、
トランジスタＥ ＋ａが上記の如くオフとなったときは
、出力端子２の出力電圧は、上記入力トランジスタのソ
ース電圧の一２Ｖよりも０．８Ｖ高い−１，２Ｖ程度と
なり、ＤＣＦＬレベルのハイレベルが取り出される。
ったときは、出力端子２にＯ■程度出力されようとする
が、上記入力トランジスタがショットキー接合を用いた
ＦＥＴであり、そのゲート・ソース間に０，８ｖ以上の
電圧を加えると、接合が順方向にバイアスされてゲート
電極とチャネル間に大きな電流が流れ始める。従って、
トランジスタＥ ＋ａが上記の如くオフとなったときは
、出力端子２の出力電圧は、上記入力トランジスタのソ
ース電圧の一２Ｖよりも０．８Ｖ高い−１，２Ｖ程度と
なり、ＤＣＦＬレベルのハイレベルが取り出される。
第３図に示した従来のレベル変換回路はレベルシフトを
行なった後に論理反転を行なう回路構成であったが、他
の従来のレベル変換回路には第４図に示す如く論理反転
を行なった後にレベルシフトを行なう回路構成のものも
ある。
行なった後に論理反転を行なう回路構成であったが、他
の従来のレベル変換回路には第４図に示す如く論理反転
を行なった後にレベルシフトを行なう回路構成のものも
ある。
第４図において、０１３〜ＤＩ９は夫々デプレッション
型ＮチャンネルＦＥＴ、Ｅｕ及びＥＩ２は夫々エンハン
スメント型ＮチャンネルＦＥＴである。
型ＮチャンネルＦＥＴ、Ｅｕ及びＥＩ２は夫々エンハン
スメント型ＮチャンネルＦＥＴである。
トランジスタＤＩ３〜Ｄ＋ｓ及びＥｕ、Ｅ＋２は差初増
幅鼎による論理反転部を構成しており、トランジスタＥ
ｎのゲートに入力端子１が接続され、トランジスタＥ
１２のゲートにＩ１１！’ｆｆ圧ＶＲＥ Ｆ入力端子３
が接続されている。
幅鼎による論理反転部を構成しており、トランジスタＥ
ｎのゲートに入力端子１が接続され、トランジスタＥ
１２のゲートにＩ１１！’ｆｆ圧ＶＲＥ Ｆ入力端子３
が接続されている。
また、トランジスタＤｏｓ及びＤＩ７は第１のレベルシ
フト部を構成し、トランジスタＤ＋ａ及びＤｔｓは第２
のレベルシフト部を構成し、Ｄｔｓ、Ｄｔｓのソースフ
ォロア回路により出力端子２ａ、２ｂへ互いに異なる論
理値の電圧を出力する。また、電源電圧は−３，６■と
されている。
フト部を構成し、トランジスタＤ＋ａ及びＤｔｓは第２
のレベルシフト部を構成し、Ｄｔｓ、Ｄｔｓのソースフ
ォロア回路により出力端子２ａ、２ｂへ互いに異なる論
理値の電圧を出力する。また、電源電圧は−３，６■と
されている。
かかる構成のレベル変換回路において、入力端子３ａの
入力基準電圧ＶＲＥ ｔ−はＥＣＬレベルのハイレベル
（−〇、８ｖ）とローレベル（−１，８Ｖ）の中間電圧
に設定されている。このため、入力端子１にＥＣＬレベ
ルのハイレベルが入力されたときはトランジスタＥｕが
オン、Ｅ １２がオフとなり、トランジスタＤＩ６のソ
ースとＤＩ７のドレインの共通接続点より出力端子２ａ
へＤＣＦＬレベルでローレベルの約−１，９■が取り出
され、かつ、トランジスタのＤｕ＋のソースとＤ ＋ｓ
のドレインの共通接続点（出力端子２ｂ）の出力電圧は
前記と同様の理由で、ＤＣＦＬレベルのハイレベルの約
−１，２Ｖとなる。
入力基準電圧ＶＲＥ ｔ−はＥＣＬレベルのハイレベル
（−〇、８ｖ）とローレベル（−１，８Ｖ）の中間電圧
に設定されている。このため、入力端子１にＥＣＬレベ
ルのハイレベルが入力されたときはトランジスタＥｕが
オン、Ｅ １２がオフとなり、トランジスタＤＩ６のソ
ースとＤＩ７のドレインの共通接続点より出力端子２ａ
へＤＣＦＬレベルでローレベルの約−１，９■が取り出
され、かつ、トランジスタのＤｕ＋のソースとＤ ＋ｓ
のドレインの共通接続点（出力端子２ｂ）の出力電圧は
前記と同様の理由で、ＤＣＦＬレベルのハイレベルの約
−１，２Ｖとなる。
他方、入力端子１にＥＣＬレベルのローレベルが入力さ
れたときはトランジスタＥｎがオフ、ＥＩ２がオンとな
るので、上記の場合とは逆に出力端子２ａの出力電圧は
ＤＣＦＬレベルのハイレベルとなり、出力端子２ｂの出
力電圧はＤＣＦＬレベルのローレベルとなる。
れたときはトランジスタＥｎがオフ、ＥＩ２がオンとな
るので、上記の場合とは逆に出力端子２ａの出力電圧は
ＤＣＦＬレベルのハイレベルとなり、出力端子２ｂの出
力電圧はＤＣＦＬレベルのローレベルとなる。
第３図に示した従来のレベル変換回路は素子数が少なく
回路構成が簡単であるという特長を有する反面、レベル
シフト既能を行なうトランジスタＤ ＋ｏによるソース
フォロア回路において、比較的制御性の劣るデプレッシ
ョン型Ｆ Ｅ Ｔ Ｄ Ｉ＠の特性が支配的であるため
、ＦＥＴの特性変動に弱く、入力論理しきい値が大きく
変動してしまう。
回路構成が簡単であるという特長を有する反面、レベル
シフト既能を行なうトランジスタＤ ＋ｏによるソース
フォロア回路において、比較的制御性の劣るデプレッシ
ョン型Ｆ Ｅ Ｔ Ｄ Ｉ＠の特性が支配的であるため
、ＦＥＴの特性変動に弱く、入力論理しきい値が大きく
変動してしまう。
第５図はこの第３図の従来回路のトランジスタＤ＋ｏ、
Ｄｏのしきい値ＶＴ ｏ ヲ−（］、３Ｖから−０，８
Ｖまで一〇、１Ｖ単位で変化させ、かつ、トランジスタ
Ｅ＋ｅのしきい値ＶＴＥを０．２５ Ｖと一定にしたと
きの入出力電圧特性を示す。第５図かられかるように、
第３図に示した従来回路はトランジスタＤ＋ｏ、Ｄｕの
しぎい値変動により、入力論理しきい値が大きく変動し
てしまう。
Ｄｏのしきい値ＶＴ ｏ ヲ−（］、３Ｖから−０，８
Ｖまで一〇、１Ｖ単位で変化させ、かつ、トランジスタ
Ｅ＋ｅのしきい値ＶＴＥを０．２５ Ｖと一定にしたと
きの入出力電圧特性を示す。第５図かられかるように、
第３図に示した従来回路はトランジスタＤ＋ｏ、Ｄｕの
しぎい値変動により、入力論理しきい値が大きく変動し
てしまう。
他方、第４図に示した従来のレベル変換回路は最初に論
理反転を行なうので、入力電圧変動に対して強いという
特長を有する反面、基準電圧ＶＲＥ Ｆの生成回路が別
に必要になり、素子数が多くなるという欠点がある。ま
た基準電圧ＶＲＥＦの変動による影響を大きく受けるの
で、基準電圧生成回路に応い粘度を必要とする欠点もあ
る。
理反転を行なうので、入力電圧変動に対して強いという
特長を有する反面、基準電圧ＶＲＥ Ｆの生成回路が別
に必要になり、素子数が多くなるという欠点がある。ま
た基準電圧ＶＲＥＦの変動による影響を大きく受けるの
で、基準電圧生成回路に応い粘度を必要とする欠点もあ
る。
更に、第３図及び第４図に示した従来のレベル変換回路
はいずれもＤＣＦＬ回路に使用する電源電圧より負の電
圧（−３，６Ｖ）を使用する必要があるため、複数の電
源及び電源供給源が必要である。
はいずれもＤＣＦＬ回路に使用する電源電圧より負の電
圧（−３，６Ｖ）を使用する必要があるため、複数の電
源及び電源供給源が必要である。
本発明は以上の点に鑑みてなされたもので、基準電圧を
用いることなく、しきい［圧の変動に対して安定な出力
レベルを得ることができるレベル変換回路を提供するこ
とを目的とする。
用いることなく、しきい［圧の変動に対して安定な出力
レベルを得ることができるレベル変換回路を提供するこ
とを目的とする。
上記目的達成のため、本発明はエンハンスメント型電界
効果トランジスタを用いた論理反転部と、エンハンスメ
ント型電界効果トランジスタによるソースフォロア回路
のレベルシフト部とより構成したものである。
効果トランジスタを用いた論理反転部と、エンハンスメ
ント型電界効果トランジスタによるソースフォロア回路
のレベルシフト部とより構成したものである。
ＥＣＬレベルの入力電圧が供給される論理反転部は、制
御性の良いエンハンスメント型電界効果トランジスタを
ダーリントン接続して論理反転を行なう。
御性の良いエンハンスメント型電界効果トランジスタを
ダーリントン接続して論理反転を行なう。
レベルシフト部は上記の論理反転部の出力電圧が供給さ
れ、エンハンスメント型電界効果トランジスタのソース
フォロア回路により、ハイレベルを下げすぎることなく
、ローレベルを充分に引き下げて、ＤＣＦＬレベルの電
圧を出力する。
れ、エンハンスメント型電界効果トランジスタのソース
フォロア回路により、ハイレベルを下げすぎることなく
、ローレベルを充分に引き下げて、ＤＣＦＬレベルの電
圧を出力する。
本発明では、まず論理反転部によりＥＣＬレベルの入力
電圧の論理反転を行なっているので、入力電圧がばらつ
いても論理反転部の出力電圧はハイレベル又はローレベ
ルの回路固有の値にできる。
電圧の論理反転を行なっているので、入力電圧がばらつ
いても論理反転部の出力電圧はハイレベル又はローレベ
ルの回路固有の値にできる。
しかも、論理反転部は制御性の良いエンハンスメント型
電界効果トランジスタを使用しているから、特性変動の
彰１は小さい。
電界効果トランジスタを使用しているから、特性変動の
彰１は小さい。
また、論理反転部はダーリントン接続された電界効果ト
ランジスタを使用しているから、基準電圧は不要にでき
る。
ランジスタを使用しているから、基準電圧は不要にでき
る。
また、レベルシフト部は論理反転部の出力電圧がローレ
ベルのときは、ダーリントン接続された電界効果トラン
ジスタと同じエンハンスメント型電界効果トランジスタ
により所定のＤＣＦＬレベルのローレベルにレベルシフ
トできる。
ベルのときは、ダーリントン接続された電界効果トラン
ジスタと同じエンハンスメント型電界効果トランジスタ
により所定のＤＣＦＬレベルのローレベルにレベルシフ
トできる。
他方、論理反転部の出力電圧がハイレベルのときは、レ
ベルシフト部によりレベルシフトしても充分に高く、後
続のＤＣＦＬ回路の入力ダイオードのクランプ電圧で決
まるため、その値が一定値以上であればそのばらつきは
問題にならない。すなわち、レベルシフト部はローレベ
ルの値にのみ留意すればよく、電源電圧としてＤ ＣＦ
Ｌ、回路と同じものを使用でき、かつ、特性変動の影
響が小さい。
ベルシフト部によりレベルシフトしても充分に高く、後
続のＤＣＦＬ回路の入力ダイオードのクランプ電圧で決
まるため、その値が一定値以上であればそのばらつきは
問題にならない。すなわち、レベルシフト部はローレベ
ルの値にのみ留意すればよく、電源電圧としてＤ ＣＦ
Ｌ、回路と同じものを使用でき、かつ、特性変動の影
響が小さい。
第１図は本発明のレベル変換回路の一実施例の回路図を
示す。同図中、４は論理反転部で、ダーリントン接続さ
れたエンハンスメント型Ｎチャンネル電界効果トランジ
スタＥ１及びＥ２、トランジスタＥ１及びＥ２のドレイ
ン側に直列接続された、各々ドレイン・ゲート間が短絡
されている３つのデプレッション型Ｎチャンネル電界効
果トランジスタＤ＋ 、Ｄ２及びＤ３よりなる。上記の
トランジスタ０１〜０３は負荷素子部を構成している。
示す。同図中、４は論理反転部で、ダーリントン接続さ
れたエンハンスメント型Ｎチャンネル電界効果トランジ
スタＥ１及びＥ２、トランジスタＥ１及びＥ２のドレイ
ン側に直列接続された、各々ドレイン・ゲート間が短絡
されている３つのデプレッション型Ｎチャンネル電界効
果トランジスタＤ＋ 、Ｄ２及びＤ３よりなる。上記の
トランジスタ０１〜０３は負荷素子部を構成している。
トランジスタＤ１〜Ｄ３はそのゲート・ドレイン問が短
絡されているので、トランジスタＤ１〜Ｄ３はその線形
領域で動作し、しきい値が変動してもドレイン電流が変
動しないようにされている。
絡されているので、トランジスタＤ１〜Ｄ３はその線形
領域で動作し、しきい値が変動してもドレイン電流が変
動しないようにされている。
また、トランジスタＤＩ−０３はショットキー接合を用
いたＦＥＴで、そのゲート・ソース間に０．８Ｖ以上の
電圧を加えるとゲートとチャネル間に大きな電流が流れ
てしまうので、電源電圧−２Ｖのときにこの大きなゲー
ト電流を流さないようにするため、トランジスタがＤ１
〜Ｄ３で示す如く３個用いられる（この場合は、２．４
Ｖ以上ないと大きなゲート電流は流れない。）。
いたＦＥＴで、そのゲート・ソース間に０．８Ｖ以上の
電圧を加えるとゲートとチャネル間に大きな電流が流れ
てしまうので、電源電圧−２Ｖのときにこの大きなゲー
ト電流を流さないようにするため、トランジスタがＤ１
〜Ｄ３で示す如く３個用いられる（この場合は、２．４
Ｖ以上ないと大きなゲート電流は流れない。）。
また、５はレベルシフト部で、ソースフォロア回路構成
のエンハンスメント型Ｎチャンネル電界効果トランジス
タＥ３とデプレッション型Ｎチャンネル電界効果トラン
ジスタＤ４とよりなる。トランジスタＤ４はそのドレイ
ンがトランジスタＥ３のソースと出力端子２に夫々接続
され、またそのゲート・ソース間が短絡されており、定
電流源を構成している。トランジスタＥ１及びＥ２のド
レインはトランジスタＥ３のゲートに夫々接続されてい
る。更に論理反転部４及びレベルシフト部５はいずれも
電源電圧が一２Ｖとされている。
のエンハンスメント型Ｎチャンネル電界効果トランジス
タＥ３とデプレッション型Ｎチャンネル電界効果トラン
ジスタＤ４とよりなる。トランジスタＤ４はそのドレイ
ンがトランジスタＥ３のソースと出力端子２に夫々接続
され、またそのゲート・ソース間が短絡されており、定
電流源を構成している。トランジスタＥ１及びＥ２のド
レインはトランジスタＥ３のゲートに夫々接続されてい
る。更に論理反転部４及びレベルシフト部５はいずれも
電源電圧が一２Ｖとされている。
次に本実施例の動作について説明する。いま、入力端子
１にＥＣＬレベルのハイレベルである− ０．８Ｖが入
力されたときは、トランジスタＥ１及びＥ２が夫々オン
となる。ここで、ダーリントン接続されたトランジスタ
Ｅ１のドレインとＥ２のソースとの間の電圧を０．３Ｖ
程度とすると、次段のトランジスタＥ３のゲート入力電
圧（すなわち、論理反転部４の出力電圧）Ｖｍは約−１
，７Ｖ（＝−２Ｖ＋ ０．３Ｖ）となる。
１にＥＣＬレベルのハイレベルである− ０．８Ｖが入
力されたときは、トランジスタＥ１及びＥ２が夫々オン
となる。ここで、ダーリントン接続されたトランジスタ
Ｅ１のドレインとＥ２のソースとの間の電圧を０．３Ｖ
程度とすると、次段のトランジスタＥ３のゲート入力電
圧（すなわち、論理反転部４の出力電圧）Ｖｍは約−１
，７Ｖ（＝−２Ｖ＋ ０．３Ｖ）となる。
このときの電圧ＶｍはトランジスタＥ２のしきい１ｆｆ
ｉ圧分だけＤＣＦＬレベルのローレベルより高くなって
いるので、次段のレベルシフト用トランジスタＥ３にＥ
２と同じエンハンスメント型を用いることにより、上記
しきい値電圧弁が補償される。
ｉ圧分だけＤＣＦＬレベルのローレベルより高くなって
いるので、次段のレベルシフト用トランジスタＥ３にＥ
２と同じエンハンスメント型を用いることにより、上記
しきい値電圧弁が補償される。
トランジスタＥ３はこの電圧Ｖｍをそのしきい値電圧の
０．２ｖＦ１度低い方へレベルシフトして、出力端子２
へ約−１，９ＶのＤＣＦルベルのローレベルを出力する
。
０．２ｖＦ１度低い方へレベルシフトして、出力端子２
へ約−１，９ＶのＤＣＦルベルのローレベルを出力する
。
他方、入力端子１にＥＣＬレベルのローレベルである−
１，８Ｖが入力されたときは、トランジスタＥ１及びＥ
２が夫々オフとなる。このため、電圧Ｖｍは約Ｏ■とな
る。従って、出力端子２に何も接続されていないときは
、出力端子２は約−０，２Ｖとなる。
１，８Ｖが入力されたときは、トランジスタＥ１及びＥ
２が夫々オフとなる。このため、電圧Ｖｍは約Ｏ■とな
る。従って、出力端子２に何も接続されていないときは
、出力端子２は約−０，２Ｖとなる。
しかし、出力端子２には図示しないＤＣＦＬ回路の入力
トランジスタ（又は入力ダイオード）のゲートが接続さ
れ、この入力トランジスタのショットキー接合が前記し
たようにゲート・ソース間電圧に０．８ｖ以上加えると
、ショットキー接合が順方向にバイアスされて大きなゲ
ート電流が流れる。すなわら、出力端子２の出力電圧は
Ｖｍが一定電圧（約−１Ｖ程度）以上であれば、トラン
ジスタＥ３によるレベルシフトにも拘らずＤＣＦＬ回路
の入力トランジスタに大きなゲート電流が流れ、出力端
子２の出力電圧は入力トランジスタのソース電圧−２Ｖ
Ｊ：す０．ａｖＥｎＭ約−１，２Ｖ（（１：れはＤＣＦ
Ｌレベルのハイレベルである）のゲート電圧にクランプ
される。
トランジスタ（又は入力ダイオード）のゲートが接続さ
れ、この入力トランジスタのショットキー接合が前記し
たようにゲート・ソース間電圧に０．８ｖ以上加えると
、ショットキー接合が順方向にバイアスされて大きなゲ
ート電流が流れる。すなわら、出力端子２の出力電圧は
Ｖｍが一定電圧（約−１Ｖ程度）以上であれば、トラン
ジスタＥ３によるレベルシフトにも拘らずＤＣＦＬ回路
の入力トランジスタに大きなゲート電流が流れ、出力端
子２の出力電圧は入力トランジスタのソース電圧−２Ｖ
Ｊ：す０．ａｖＥｎＭ約−１，２Ｖ（（１：れはＤＣＦ
Ｌレベルのハイレベルである）のゲート電圧にクランプ
される。
本実施例は入力端子１への入力電圧がＥＣＬレベルのロ
ーレベルのときは、前記したように電圧Ｖｍは約Ｏｖで
、上記一定電圧より充分に高いから、出力端子２の出力
電圧はＤＣＦＬレベルのハイレベルの約−１，２ｖとな
る。すなわち、本実施例ではＤＣＦＬレベルのハイレベ
ル出力時はレベルシフトの影響を考慮する必要はなく、
ローレベルにのみ留意すればよい。このため、トランジ
スタＤ４に定電流特性をそれほど必要とせず、電源電圧
としてＤＣＦＬ回路と同一のものを使用できるうえ、ト
ランジスタＤ４の特性変動による影響が小さい。
ーレベルのときは、前記したように電圧Ｖｍは約Ｏｖで
、上記一定電圧より充分に高いから、出力端子２の出力
電圧はＤＣＦＬレベルのハイレベルの約−１，２ｖとな
る。すなわち、本実施例ではＤＣＦＬレベルのハイレベ
ル出力時はレベルシフトの影響を考慮する必要はなく、
ローレベルにのみ留意すればよい。このため、トランジ
スタＤ４に定電流特性をそれほど必要とせず、電源電圧
としてＤＣＦＬ回路と同一のものを使用できるうえ、ト
ランジスタＤ４の特性変動による影響が小さい。
第２図は、本実施例のトランジスタＤ１〜Ｄ４のしきい
（ｉｆ！ＶＴｏを−０，３Ｖカラー ０．８Ｖマチ−０
，１Ｖ単位で変化させ、かつ、トランジスタＥ ＋ 〜
Ｅ ３ （７） Ｌキイ［ｉ［ＩＥＶｖ Ｅ ’ｆｉ：
０．２５ Ｖ トー定にしたときの入出力電圧特性を
示す。第２図かられかるように、第１図に示した本実施
例回路はトランジスタＤ＋〜Ｄ４のしきい値が変動して
も、極めて安定にレベル変換動作を行なえる。
（ｉｆ！ＶＴｏを−０，３Ｖカラー ０．８Ｖマチ−０
，１Ｖ単位で変化させ、かつ、トランジスタＥ ＋ 〜
Ｅ ３ （７） Ｌキイ［ｉ［ＩＥＶｖ Ｅ ’ｆｉ：
０．２５ Ｖ トー定にしたときの入出力電圧特性を
示す。第２図かられかるように、第１図に示した本実施
例回路はトランジスタＤ＋〜Ｄ４のしきい値が変動して
も、極めて安定にレベル変換動作を行なえる。
上述の如く、本発明によれば、デプレッション型ＦＥＴ
のしきい値の変動に対しても安定にレベル変換動作を行
なうことができ、また論理反転部に基準電圧が不要なの
で、基準電圧の生成回路を不要にでき、よって部品点数
を第４図に示した従来回路のものに比し低減することが
でき、更に論理反転部及びレベルシフト部に同一の電源
電圧を共用することができるので、電源系を簡素化でき
る等の特長を有するものである。
のしきい値の変動に対しても安定にレベル変換動作を行
なうことができ、また論理反転部に基準電圧が不要なの
で、基準電圧の生成回路を不要にでき、よって部品点数
を第４図に示した従来回路のものに比し低減することが
でき、更に論理反転部及びレベルシフト部に同一の電源
電圧を共用することができるので、電源系を簡素化でき
る等の特長を有するものである。
第１図は本発明の一実施例の回路図、
第２図は第１図の入出力電圧特性図、
第３図は従来の一例の回路図、
第４図は従来の他の例の回路図、
第５図は第３図の入出力電圧特性図である。
図において、
１は入力端子、
２は出力端子、
４は論理反転部、
５はレベルシフト部、
Ｅ＋ 、Ｅ２ 、Ｅｓはエンハンスメント型Ｎチャンネ
ル電界効果トランジスタ、 Ｄ１〜Ｄ４はデプレッション型Ｎヂャンネル電界効果ト
ランジスタ を示す。 −３，６Ｖ −２Ｖ 嬉３図 Φ【来、の、柿の謄１の百工略１２ １１４図 早３図の八と７／斬稍ホ頴爾 第５図
ル電界効果トランジスタ、 Ｄ１〜Ｄ４はデプレッション型Ｎヂャンネル電界効果ト
ランジスタ を示す。 −３，６Ｖ −２Ｖ 嬉３図 Φ【来、の、柿の謄１の百工略１２ １１４図 早３図の八と７／斬稍ホ頴爾 第５図
Claims (1)
- 【特許請求の範囲】 ＥＣＬレベルの入力電圧が供給されるダーリントン接続
されたエンハンスメント型電界効果トランジスタ（Ｅ１
、Ｅ２）による論理反転部（４）と、 エンハンスメント型電界効果トランジスタ （Ｅ３）によるソースフォロア回路により前記論理反転
部（４）の出力電圧をレベルシフトするレベルシフト部
（５）とよりなり、 該レベルシフト部（５）よりＤＣＦＬレベルの電圧を取
り出すよう構成したことを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136774A JP2562831B2 (ja) | 1988-06-03 | 1988-06-03 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136774A JP2562831B2 (ja) | 1988-06-03 | 1988-06-03 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305722A true JPH01305722A (ja) | 1989-12-11 |
| JP2562831B2 JP2562831B2 (ja) | 1996-12-11 |
Family
ID=15183203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136774A Expired - Lifetime JP2562831B2 (ja) | 1988-06-03 | 1988-06-03 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562831B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051993A (en) * | 1993-02-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Level shift circuit compensating for circuit element characteristic variations |
| US7205855B2 (en) | 2003-05-28 | 2007-04-17 | Rohm Co., Ltd. | Oscillator that oscillates signals of a predetermined frequency |
| US7362189B2 (en) | 2004-05-28 | 2008-04-22 | Rohm Co., Ltd. | Oscillator circuit with regulated V-I output stage |
| WO2011043175A1 (en) * | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and display device having the same |
-
1988
- 1988-06-03 JP JP63136774A patent/JP2562831B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051993A (en) * | 1993-02-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Level shift circuit compensating for circuit element characteristic variations |
| US7205855B2 (en) | 2003-05-28 | 2007-04-17 | Rohm Co., Ltd. | Oscillator that oscillates signals of a predetermined frequency |
| US7362189B2 (en) | 2004-05-28 | 2008-04-22 | Rohm Co., Ltd. | Oscillator circuit with regulated V-I output stage |
| WO2011043175A1 (en) * | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and display device having the same |
| JP2011101351A (ja) * | 2009-10-09 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 論理回路および該論理回路を有する表示装置 |
| KR20120093939A (ko) * | 2009-10-09 | 2012-08-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 논리 회로 및 논리 회로를 구비한 표시 장치 |
| US8289052B2 (en) | 2009-10-09 | 2012-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and display device having the same |
| US8786313B2 (en) | 2009-10-09 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and display device having the same |
| JP2016136742A (ja) * | 2009-10-09 | 2016-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2562831B2 (ja) | 1996-12-11 |
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