JPH01307218A - アモルファス半導体薄膜上の金属電極のパターニング方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アモルファス半導体薄膜上の金属電極のパタ
ーニング方法に関し、特に、この薄膜上に高融点金属層
を含むパターン化した金属電極を形成する方法に関する
。

［従来の技術と発明が解決しようとする課題］従来、ア
モルファス半導体薄膜の全面に蒸着やスパッタリング等
の方法により金属膜を一旦作成した後、この金属膜をフ
ォトエツチングの技術で選択除去することにより、パタ
ーン化した金属電極を得る方法が採用されてきた。フォ
トエツチングは、フォトレジスト塗布、露光、現像、エ
ツチング及びフォトレジスト除去の各工程からなる。エ
ツチング工程では、通常、湿式エツチング法やプラズマ
エツチング法が適用される。

さて、アモルファス半導体を用いた電子デバイスでは、
その耐熱性向上を目的としてアモルファス半導体薄膜上
にクロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデン（Ｍ
ｏ）等の高融点金属膜を形成し、これを電極として用い
ることがある。ところが、この高融点金属の製膜の際に
、アモルファス半導体との界面に高融点金属との相互拡
散により、比較的抵抗率の低い導電層（例えばアモルフ
ァスシリコンの場合にはシリサイドと思われる導電層）
が形成される。この導電層は、通常のエツチング液によ
る前記の湿式エツチング法やプラズマエツチング法では
、除去することができない。したがって、高融点金属膜
を従来のフォトエツチング法によってバターニングしよ
うとしても、界面の導電層が電極間に残ってしまい、電
極間の短絡が生じるという不都合があった。

他のバターニング方法としては、マスク蒸着法が周知で
ある。この方法は、電極を形成しない部分にマスクをか
けて金属の製膜を行うものであり、製膜と同時にバター
ニングが行われる。

したがって、フォトエツチング法の場合と違って不要の
導電層が形成されることはない。ところが、この方法で
は、マスク縁部における蒸着粒子のまわり込みによって
電極パターンの寸法に精度不良が発生することがあった
。また、マスクの高精度の位置決めが困難であるという
問題があった。したがって、マスク蒸着法は微細な電極
パターンの形成には不向きであって、この方法の適用は
電極間隔が１ｍｍを越える場合に限られていた。

本発明は、以上の点に鑑みてなされたものであり、アモ
ルファス半導体薄膜上に高融点金属層を含むパターン化
した金属電極を形成する方法であって、電極間の短絡発
生防止と高精度のバターニングとがともに可能な方法を
提供することを目的とする。

［課題を解決するための手段］ 本発明に係る金属電極のバターニング法は、アモルファ
ス半導体薄膜上にこの薄膜に接する少なくとも１層の高
融点金属層を有する金属膜を作成し、この金属膜上にパ
ターン化したフォトレジスト膜を形成して金属膜の電極
形成部分を除く部分のみを露出させた後、金属膜をエツ
チングで選択除去し、高融点金属層の作成の際にアモル
ファス半導体薄膜との界面に形成された導電層をフッ硝
酸によるエツチングで更に選択除去するものである。

なお、本発明でいうアモルファス半導体とは、シリコン
（Ｓｉ）、ゲルマニウム（Ｇｅ）又はカルコゲンすなわ
ちイオウ（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等の
アモルファス半導体、若しくは、これらの合金すなわち
５ｉ−ＧｅｓＧｅ−Ｓｅ、Ａｓ−８，Ｇｅ−Ａｓ−８’
ｅ、Ｔｅ−Ａｓ−８ｉ−Ｇｅ系等のアモルファス半導体
を意味するものであるが、これらに限定されるものでは
ない。

また、高融点金属とは、通常１０００℃以上好ましくは
１５００℃以上の融点を示す金属であり、クロム（Ｃｒ
）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）　、チタン
（Ｔｉ）、バナジウム（Ｖ）、タングステン（Ｗ）、白
金（Ｐｔ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）　
、タンタル（Ｔａ）、マンガン（Ｍｎ）、パラジウム（
Ｐ　ｄ）等の金属を意味し、これらの高融点金属を含む
合金をも意味するものであるが、これらに限定されるも
のではない。

［作　用］ 金属膜とフォトレジスト膜とは、アモルファス半導体薄
膜上に通常の方法で順次作成される。

フォトレジスト膜は、従来と同様の方法でバターニング
される。この際、金属膜のうち除去しようとする部分の
みが露出する。露出した金属膜は、高融点金属層を含め
て通常のエツチング液で除去される。ところが、この時
点では、高融点金属層の作成の際にアモルファス半導体
薄膜との界面に形成された導電層が残存している。

残存導電層のうちの露出部分は、フッ硝酸によるエツチ
ングで選択除去される。これによって、アモルファス半
導体薄膜上の金属膜は、界面に形成された導電層を含め
てバターニングされる。

この後、フォトレジスト膜を従来と同様の方法で除去す
れば、高融点金属層を含む金属膜をアモルファス半導体
薄膜上の電極として使用することができる。

［実施例コ 次に、アモルファス半導体としてアモルファスシリコン
を用いた場合の実施例に基づいて本発明を説明するが、
以下の実施例によって本発明が限定されるものではない
。

第１図は、本発明の実施例に係るアモルファスシリコン
薄膜上の金属電極のバターニング方法の工程を示す断面
図である。

同図（ａ）に示すように、ガラス基板（１０）上に形成
されたアモルファスシリコン薄膜（１２）の全面に、例
えば電子ビーム蒸着法により高融点金属であるクロム（
Ｃｒ）と低融点金属であるアルミニウム（１）とを同一
チャンバー内で順次蒸着して、Ｃｒ層（１６）とこの上
のＡｇ層（１８）との２層からなる金属膜を作成する。

蒸着条件は、例えば基板温度が１００℃であり、蒸着速
度が両層（１６，１８）ともに３００人／分である。膜
厚は、例えばＣｒ層（１Ｂ）が５００人であり、Ａｇ層
（１８）が１５０００人である。ただし、Ｃｒ層（１Ｂ
）の蒸着の際に、この層とアモルファスシリコン薄膜（
１２）との界面に、比較的抵抗率の低いクロムシリサイ
ドと思われる導電層（１４）が形成される。

以上のようにしてＣｒ層（１６）とＡｇ層（１８）との
２層からなる金属膜を作成した後、Ａ４７層（１８）の
全面に更にフォトレジストを塗布して、同図（ｂ）、に
示すようにフォトレジスト膜（２０）を形成する。フォ
トレジストは、例えば東京応化工業株式会社製の０ＦＰ
Ｒ−８００ポジ型レジストを使用することができる。こ
のフォトレジストは、スピンコーティングにより膜厚約
１μｍで塗布した後、乾燥器で９０℃、１時間プリベー
クする。この後、フォトマスクを用いて露光及び現像を
行って、同図（Ｃ）に示すようにフォトレジスト膜（２
０）のパターン化を行う。

この際、Ａ１層（１８）のうちの電極形成部分以外の部
分のみが露出する。この後、更にフォトレジスト膜（２
０）に対して、乾燥器で１３０℃、１時間のポストベー
クを施す。

以上の工程の後、まずＡｌ７のエツチング液すなわちリ
ン酸（Ｈ３ＰＯ４）：酢酸（ＣＨ３ｃ００Ｈ）：硝酸（
ＨＮＯ３）：水−１６：２：１：１の溶液を用いてＡｆ
ｉ層（１８）の露出部分を選択除去することにより、Ａ
１層（１８）をバターニングする。エツチング後の状態
を同図（ｄ）に示す。Ｃ「が前記Ａｌエツチング液に溶
解しないので、Ｃｒ層（ＩＢ）は残っている。

次に、Ｃｒのエツチング液すなわち硝酸第２セリウムア
ンモニウム［（ＮＨ４）　２Ｃｅ　（Ｎ０３）６］　：
過塩素酸（ＨＣＩＩ０４　）：水−１００ｇ　：　２６
ｍｕ　：　４００ｍｊ！の溶液を用いてＣｒ層（１６）
の露出部分を選択除去することにより、Ｃｒ層をバター
ニングする。エツチング後の状態を同図（ｅ）に示す。

Ｃｒ層（１６）とアモルファスシリコン薄膜（２）との
界面の導電層（１４）が前記Ｃｒエツチング液に溶解し
ないので、導電層（１４）は残っている。

更に、フッ硝酸溶液すなわちフッ酸（ＨＦ）：硝酸：水
−１：１：１００の溶液に１０分間浸漬してエツチング
を行う。このエツチングによって残存導電層（１４）の
露出部分が選択除去され、クロムシリサイドと思われる
層がバターニングされる。エツチング後の状態を同図（
ｆ）に示す。このエツチング完了時点では既に、アモル
ファスシリコン薄膜（１２）上の金属膜は、導電層（１
４）を含めて全てバターニングされている。フッ硝酸溶
液は、濃度が高すぎる場合にはアモルファスシリコン薄
膜（１２）をもエツチングしてしまう。逆に低すぎる場
合には、導電層（１４）のエツチング速度が極端に遅く
なってしまって実用に耐えない。したがって、フッ酸：
硝酸−５゜１〜１：１００、（フッ酸＋硝酸）：水−１
：１〜１　：　１０００の範囲の混合比が好ましい。

フッ硝酸は、フッ酸と硝酸の他に、アモルファスシリコ
ン薄膜（１２）がエツチングされない程度に（通常、全
酸成分の１０重量パーセント以下で）他の成分例えば塩
酸や硫酸等を含んでいても良い。

最後に、残存しているフォトレジスト膜（２０）を除去
する。これには、例えば同社製の剥離液−５０２を使用
することができる。

以上の工程によって、同図（ｇ）に示すように、アモル
ファスシリコン薄１１！Ｉ（１２）上にＣｒ層（１Ｂ）
と１層（１８）との２層からなるパターン化した金属電
極が形成される。しかも、アモルファスシリコン薄膜（
１２）とＣｒ層（１Ｂ）との界面の導電層（１４）も電
極と同一形状でパターニングされているので、形成され
た電極間が短絡することはない。

なお、アモルファス半導体薄膜上に製膜する第１層金属
としては、前記のようにアモルファス半導体電子デバイ
スの耐熱性を向上させるために高融点金属が用いられる
が、Ｃｒの他にＮｉ、Ｍｏ等の前記の金属あるいはその
合金を用いることができる。この層が薄すぎる場合には
、デバイスの熱劣化が生じやすい。また、厚すぎる場合
には、クラックが生じやすくなる。したがって、電極と
して使用する金属膜の第１層の膜厚は、５０Å以上５０
００Å以下であって、好ましくは１００Å以上２０００
Å以下である。

また、以上の説明では金属膜の第２層を１層（１８）と
していたが、第２層がない単独膜でも良い。また、Ａｌ
ｐに代えて前記の高融点金属を使用しても良いし、金（
Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、マグネシウム（Ｍｇ
）、スズ（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、
ゲルマニウム（＜ＩＩ；ｅ）等の他の金属又はこれらの
合金を使用しても良い。また、金属膜は、第１層を高融
点金属層とする限り、層数が３以上であっても良い。

フォトレジスト膜（２０）に使用するレジストは、ポジ
型、ネガ型のいずれを使用しても良いが、腐食性の比較
的高いフッ硝酸溶液を用いるため、レジストのボストベ
ークは、１００℃以上の温度で行うことが好ましい。こ
の温度のボストベークによって耐腐食性が向上する。

以上に説明した本発明のパターニング方法によれば、金
属電極の間隔を１μｍまで小さくすることができる。な
お、１μｍ以上の電極間隔は、通常行われているフォト
エツチングの技術で達成可能な値である。１ｍｍを越え
る電極間隔のパターニングは従来のマスク蒸着法でも達
成可能であることを勘案すれば、本発明のパターニング
法は、電極間隔が１μｍ以上であり１ｍｍ以下である場
合に特に有効である。

［発明の効果］ 以上に説明したように本発明に係るアモルファス半導体
薄膜上の金属電極のパターニング方法では、アモルファ
ス半導体薄膜と高融点金属層との界面に形成される導電
層をフッ硝酸によりエツチング除去しているので、金属
膜によって形成されるアモルファス半導体薄膜上の電極
間の短絡を防ぐことができる。しかも、フォトエツチン
グ法に基づいているから高精度のパターニングが可能で
あって、電極間隔が１μｍ以上、１ｍｍ以下である場合
に特に有効である。

【図面の簡単な説明】

第１図は、本発明の実施例に係るアモルファスシリコン
薄膜上の金属電極のパターニング方法の工程を示す断面
図である。 符号の説明 ｌＯ・・・ガラス基板、 １２・・・アモルファスシリコン薄膜、１４・・・界面
の導電層、 １６・・・Ｃｒ層（高融点金属層）、 １８・・・Ａ】層（低融点金属層）、 ２０・・・フォトレジスト膜。 特許出願人　鐘淵化学工業株式会社

Claims (1)

【特許請求の範囲】
1. １、アモルファス半導体薄膜上にこの薄膜に接する少な
   くとも１層の高融点金属層を有する金属膜を作成し、こ
   の金属膜上にパターン化したフォトレジスト膜を形成し
   て前記金属膜の電極形成部分を除く部分のみを露出させ
   た後、前記金属膜をエッチングで選択除去し、前記高融
   点金属層の作成の際に前記アモルファス半導体薄膜との
   界面に形成された導電層をフッ硝酸によるエッチングで
   更に選択除去することを特徴とするアモルファス半導体
   薄膜上の金属電極のパターニング方法。