JPH01307242A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＠）産業上の利用分野 本発明は、半導体装置の製造方法、特に半導体集積回路
における素子領域間の分離に好適な製造方法に関するも
のである。

（ロ）従来の技術 半導体集積回路における素子領域間の分離方法として、
局部的酸化方法が多用されている。この方法は、ＬＯＧ
Ｏ５（Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ　ｏｆＳｉｌｉ
ｃｏｎ　）と呼ばれ、半導体基板上に窒化シリコン膜の
マスクを形成し、このマスクで覆われていない半導体基
板部分に厚いシリコン酸化膜（フィールド酸化膜）を形
成する方法である。この方法で半導体基板を複数部分に
分離し、これらの部分を素子形成用の領域として用いる
。

ところで、このＬＯＣＯ５法は、バーズビークと呼ばれ
るフィールド酸化膜のチャネル領域への侵入、フィール
ド酸化膜形成時の熱処理によるフィールド不純物のチャ
ネル領域への侵入、素子領域とフィールド領域での段差
の発生など微細なデバイスを形成する上で不都合が生じ
る。

そこで、近年素子分離領域に相当するシリコン基板に溝
を堀り絶縁膜を埋め込むことにより、素子分離を行う方
法が提案されている。例えば、特するいわゆるエツチン
グバックにより素子分離領域を形成するものである。

ところで、第３図にレジストａυ等を塗布した時に生じ
る基板α■に形成された段差の間隔（Ｗ）と平担化率（
Ｐ）との関係を示す。ここで平担化率（Ｐ）は Ｐ＝（Ｉ　　Ｅ）Ｘ１００　　で表わす。

但し、Ｘは平担後の段差、ｈは段差である。

この平担化率（Ｐ）から分るように、パターン間隔によ
って、塗布されたレジスト面の平担度が異なる。すなわ
ち、パターン間隔が異なると全面が平担になるよう薯ζ
レジストを塗布することができない。

？今　　発明が解決しようとする課題 前述した素子分離方法では、第３図（ロ）で示すように
パターンサイズ、密度によりレジスト等による平担化率
が異なるため、エツチングバックによるレジスト、及び
シリコン酸化膜を除去すると、フィールド酸化膜の膜厚
がばらつき、酸化膜厚の制御が難しいなどの問題があっ
た０ 本発明は、フィールド酸化膜の膜厚がパターン幅、密度
暑こ依存せず安定して確保できると共に、厚いフィール
ド酸化膜においても、平担な表面を得ることのできる素
子分離方法を提供することをその課題とする。

に）課題を解決するための手段 本発明は、シリコン基板上をレジストで被覆し、このレ
ジストをマスクでパターニングして、工。

チングを施すことによりシリコン基板上の所定部分に凹
部を形成する第１の工程、前記シリコン基板上に凹部と
同程度の膜厚のシリコン酸化膜を形成する第２の工程、
前記シリコン酸化膜上を第１の工程で使用したレジスト
と逆タイプのレジストで被覆し、第１の工程と同一のマ
スクでパターニングし、前記凹部を除（領域の前記シリ
コン酸化膜を等方的にエツチング除去する第３の工程と
、前記レジストを除去した後シリコン基板表面を平滑化
する第４の工程、により、前記基板内に分離用にフィー
ルド絶縁膜を形成することを特徴とする。

更に、前記第４の工程として、凹部に発生したシリコン
酸化膜の突部以上の膜厚のレジストをシリコン基板上に
全面が平担になるように被覆し、レジストおよびシリコ
ン酸化物をエツチング除去することにより、シリコン基
板表面を平滑するとよい。

（ホ）作　用 ・本発明による素子分離法によればフィールド絶縁膜の
形成は、シリコン基板凹部に埋め込むため低温短時間で
の形成が可能である。凹部の形状はエツチング条件によ
り安定に制御できるため、バーズ、ピーク、フィールド
不純物の再分布等の問題を抑えることができる。

また、請求項第２の発明によれば、レジストとシリコン
酸化膜のエツチングレートがほぼ同じであるので、フィ
ールド絶縁膜を均一よく確保できる。

（へ）実施例 以下に本発明の第１の実施例を第１図に沿って説明する
。なお、本実施例においては、デバイス作製の為のチャ
ネル、ストッパなどの工程は省略し、形状のみを考えた
工程について示す。

シリコン基板（１）１番と、シリコン酸化膜（２）を５
００λ′熱酸化法により形成し、その１番と多結晶シリ
ζ”９−１５０ＯＡ堆槓させる。素子分離を行うために
ポジやタイプホトレジスト（４）（例えば、東京応化■
製部品名１’−０ＦＰＲＪ　）を５００Ｏｒｐｍで３０
秒間スピンコードする。その後所定の条件で露光現像を
行なう（第１図（イ）参照）。続いてシリコン基板（１
）上にフィールド領域となる凹部（８）を形成するため
に、多結晶シリコン膜（３）、シリコン酸化膜（２）、
シリコン基板（１）を順次Ｒ０Ｉ、Ｅ（反応性イオンエ
ツチング）法で基板段差０．６μｍ程度までレジスト（
４）をマスクとしてエツチングする。

シリコン基板（１）、多結晶シリコン（３）はＳＦ６を
主体としたガス、また、シリコン酸化膜（２）はＣＨＦ
３を主体としたガスでエツチングを行う（第１図（ロ）
参照）。その後、レジスト（４）の剥離を行った後、減
圧ＣＶＤ法によりシリコン酸化膜（５）を素子領域上段
差と同程度の膜厚０．８μｍ堆積させるべく、９５０°
Ｃ１３０分程度の熱処理を行う（第１図（ハ）参照）。

然る後素子領域上のシリコン酸化膜を除去するために、
前工程で使用したマスクを用いて、前工程と逆のタイプ
のネガタイプレジスト（６）　（例えば東京応化■製部
品名１’−ＯＭＲＪ　）を３５００ｒｐｍで約３０秒間
スピンコードする。その後所・定の条件で露光現像を行
う。次に、素子領域上シリコン酸化膜を除去するために
レジスト（６）をマスクとして等方性エツチング（例え
ばバッフアートフッ酸）を所定の時間行う。この時多結
晶シリコ前工程で発生したフィールド絶縁膜（９）の突
部α２を滑らかにするために等方性エツチング（例えば
ＣＦ４プラズマ処理）を行う（第１図（ホ）参照）。こ
のフィールド絶縁膜（１）上突部は後のシリコン酸化膜
（２）を除去する際にも滑らかになる。そして、通常の
Ｒ，１，Ｅ法により、素子領域上の多結晶シリコン（２
）を選択除去する（第１図（へ）参照）ことにより、シ
リコン基板（１）内に、フィールド絶縁膜（９）が形成
される。

このような工程によりバーズビークの抑制された。比較
的低温、短時間での熱処理で形成出来る事よりフィール
ド不純物（実施例では省略しであるが）のチャネル領域
への侵入の抑制された素子分離が実現出来る。

次に、本発明の第２の実施例につき、第２図に従い説明
する。

第２の実施例においては、シリコン基板（１）表面の平
滑化、すなわち凹部（８）に発生したシリコン酸化膜（
５）の突部叩の平滑化の処理が、第１の実施例と相違す
る。従って、前工程の部分についての説明は省略し、こ
の平滑化の処理についてのみ第２図０）ないし第２図ぐ
）に従い説明する。シリコン基板（１）の凹部（８）に
酸化シリコン膜（５）を堆積し、素子領域上の酸化シリ
コン膜（５）を除去すると、第１図に）に示すようにフ
ィールド絶縁膜（９）の端部に突部α２が形成される。

この突部■を取り除き、基板上を平滑化するため、突部
叩以上の膜厚になる条件でレジスト（７）を塗布する（
第２図（イ）参照）。ここで、レジスト上面の平担性が
確保されていることが重要である。

ところで、第３図に示すように、レジストによる平担化
率は段差のスペース幅（Ｗ）に依存する。

そしてスペース幅（Ｗ）が狭くなれば平担性は急激に向
上する。

第２の実施例の第２図（イ）の状態は素子領域上多結晶
シリコン（３）面と、フィールド絶縁膜（９）の突部（
２）以外の面は、はぼ同一平面であり、フィールド絶縁
膜（９）端部に幅１μｍ以下の山が形成されていること
になる。この状態でフィールド絶縁膜（９）端部の突部
α２以上の膜厚になる条件でレジスト（７）を塗布すれ
ばフィールド間隔に依存せず、十分な平担性を確保出来
る。このレジスト（７）膜のバラツキはポリ５ｉ（２）
膜厚以内（実施例では２５００Ａ）でなければならない
が充分制御出来る。

次に、イオンビームエツチングによりレジスト（７）お
よびシリコン酸化膜（５）をエツチングし、第２図（ロ
）に示す構造にする。この場合Ａｒイオンを用いたイオ
ンビームエツチングでは第４図に示すように、レジスト
（東京応化■製「ＯＭＲＪ　）シリコン酸化膜、多結晶
シリコンに対するエツチングレートがほぼ等しいため前
記構造においてもほぼ均一にエツチングバックが実現出
来る。エツチングバック終点は多結晶シリコン膜中（３
）で停止しなければならない（第２図（ロ）参照）。そ
の後、素子領域上に残った多結晶シリコン膜（３）を通
常のＲ，Ｉ、Ｅ法により選択的にエツチング除去し、平
坦性の好良な素子分離が形成出来る（第２図（ハ）参照
）。

（ト）発明の詳細 な説明したように、本発明法によれば、バースビークが
生じることな（素子分離が行なえるので、素子分離の微
細化が図れると共に、低温短時間での形成が可能である
ため、プロセス温度の低温化により、フィールド不純物
のチャネル領域の侵入が抑制できる。

更に、均一な膜厚のフィールド絶縁膜を形成することが
できるので、確実な素子分離が行なえる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の各工程における断面図
、第２図は本発明の第２の実施例の各工程における断面
図である。 第３図はスペース間隔と平坦率との関係を示し、第３図
（イ）は断面図、第３図（ロ）は特性図である。 第４図はＡｒイオンビームエツチング速度の関係を示す
特性図、第５図は従来例を示す断面図である。 （１）・・・シリコン基板、（２）Ｔ５）・・・シリコ
ン酸化膜、（４）（６）（７１・・・レジスト、（９）
・・・フィールド絶ＲＫ。

Claims (2)

【特許請求の範囲】
1. （１）シリコン基板上をレジストで被覆し、このレジス
   トをマスクでパターニングして、エッチングを施すこと
   によりシリコン基板上の所定部分に凹部を形成する第１
   の工程、前記シリコン基板上に凹部と同程度の膜厚のシ
   リコン酸化膜を形成する第２の工程、前記シリコン酸化
   膜上を第１の工程で使用したレジストと逆タイプのレジ
   ストで被覆し、第１の工程と同一のマスクでパターニン
   グし、前記凹部を除く領域の前記シリコン酸化膜を等方
   的にエッチング除去する第３の工程と、前記レジスタを
   除去した後シリコン基板表面を平滑化する第４の工程、
   により、前記基板内にフィールド絶縁膜を形成すること
   を特徴とする半導体装置の製造方法。
2. （２）前記第４の工程は、凹部に発生したシリコン酸化
   膜の突部以上の膜厚のレジストをシリコン基板上に全面
   が平担になるように被覆し、レジストおよびシリコン酸
   化物をエッチング除去することにより、シリコン基板表
   面を平滑化することを特徴とする請求項第１に記載の半
   導体装置の製造方法。