JPH01307384A

JPH01307384A - 動き検出回路

Info

Publication number: JPH01307384A
Application number: JP63137222A
Authority: JP
Inventors: Toshichika Sato; 佐藤　寿親; Yoshiro Omotani; 重谷　好郎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-06-06
Filing date: 1988-06-06
Publication date: 1989-12-12
Anticipated expiration: 2012-09-10
Also published as: JP2652413B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はフレームメモリを用いた高画質化テレビジョン
及び高品位テレビジ３ンに用いられる動き検出回路に関
する。

（従来の技術）近年、テレビジョン受像機の大型化に伴い、高画質技術
が導入されている。その中で動き検出回路は、静止・動
きの判定を行い画像向トに大きな役割を果たすとして多
くの回路が考案されている。

従来の技術としては、１９８６年テレビジョン学会全国
大会予稿集５３−２に示されているように各画素のフレ
ーム間の変化量を動き信号とするものがある。

第７図は従来の動き検出回路を示すものである。

第７図において、７１はフレームメモリ、７２は減算器
、７３はコア回路である。

次に従来例の動作について説明する。コンポーネント信
号Ｃ１はフレームメモリ７１に入力される。

現在のコンポーネント信号Ｃ８と１フレーム遅れのコン
ポーネント信号Ｃ２は減算器７２で減算され。

減算器７２の出力Ｃ３は誤動作を防ぐためコア回路７３
に入力され、動き検出信号Ｃ４として出力される。

（発明が解決しようとする課題）しかしながら、上記従来の方法では各画素における動き
しか検出していないため、完全な静止画では良好な画質
改善ができるが１人間が静止画と同様の解像度で確認で
きる程度の動画に対してはうまく対処できず十分な画質
改善効果が得られないという問題点を有していた。

本発明はこのような従来の問題点を解決するものであり
、コンポーネント信号に対しゆっくり移動する動画に対
して静止画と同様の処理を行うため、画像の特質に目を
向けて処理を行う動き検出回路を提供するものである。

（課題を解決するための手段）本発明は上記目的を達成するために、動き検出回路は、
フレームメモリ回路と１画像信号を時間軸信号からスペ
クトル信号へ変換するスペクトル変換回路と、パターン
マツチング用信号をつくる遅延回路と、コア回路とを備
えたものである。

（作　用）したがって、本発明によれば現在着目している画素の１
フイールド前の位置を推定するため、それぞれを含む周
辺画素のスペクトルをパターンマツチング領域内で照合
し、領域内に存在している場合は、そのスペクトルパタ
ーンが一致した箇所を表す信号を出力する。また、画素
の移動・変化が激しくマツチング領域内に適当な画素が
存在しない場合、すなわち、パターンマツチング回路の
マツチングを表す信号がコア回路の閾値を越えた場合、
パターンマツチング回路の出力は動画を表すコードを出
力する。

（実施例）第１ｒＪ４は本発明の一実施例における動き検出回路の
ブロック図である。第１図において１および２は入力さ
れた信号を１フイールド遅延させるフィールドメモリ、
３および４はスペクトル変換回路、５はパターンマツチ
ング回路、６はコア回路、７はマルチプレクサ、８は設
定スイッチである。

第２図は第１図におけるスペクトル変換回路３゜及び４
、パターンマツチング回路５からなる部分詳細ブロック
を示したものである。第２図において、　２１ないし２
７は絶対値出力減算回路、３１ないし３７は加算器、３
８は最小値部位検出回路、４１ないし４８は高速フーリ
エ変換（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒ
ｍ）演算回路（以下、ＦＦＴ演算回路という）である。

第３図は本発明の一実施例のパターンマツチング回路で
使用される信号例を示す図、第４図は本発明一実施例の
コア回路の出力特性図である。

次に第１図ないし第４図を参照して上記実施例の動作に
ついて説明する。入力信号ａ、はフィールドメモリ１に
入力され１フイールド遅延され。

１フィールド遅延信号ａ、とパターンマツチング用現信
号群ａ３１〜ａ　ａｔ　（ａ　ｓ）を出力する。また。

ｌフィールド遅延信号ａ２はフィールドメモリ２に入力
されパターンマツチング用参照信号ａ４が出力される。

上記パターンマツチング用現信号群ａ１ｍ〜ａａｔ（ａ
ｉ）とパターンマツチング用参照信号ａ４は、それぞれ
スペクトル変換回路３及び４に入力され、入力信号のス
ペクトル信号ａ６およびａｓｓ〜ａ５ｔ（ａｑ）を出力
する。スペクトル変換回路は例えば第２図に示すＦＦＴ
演算回路４１〜４８である。

画像を２次元信号ｇ（ｘ＋ｙ）とすると、領域Ｍ画ＪＸ
Ｎ画素における周波数スペクトルは、となる。但しΩ、
＝２ｔ／Ｍ−、Ω２＝２ｉ／Ｎｊｏｅ　ｗｔ”’−話１
　”　、　ｗ、＝　ｅ　４ｎ　ＨＩ　Ｎχ。、ど。は水
平及び垂直の標本化間隔０≦に≦Ｍ、Ｏ≦Ｑ≦Ｎ仮に４×４の領域とすれば１６個のスペクトルが生じる
。本発明では簡単のためＮ＝４．Ｍ＝１における水平方
向のパターンマツチング動作を説明する。今、スペクト
ル変換回路３に第３図に示す信号ｄ。−ｄ３（ａ４）が
入力された場合、スペクトル変換回路：３に入力信号の
周波数スペクトルａ６を出力する。信号ｄ、〜ｄ１の１
フイールド前の信号を信号ｄ１３〜ｄ　ｉｓとし、パタ
ーンマツチング領域を水平方向に±３画素とすると、パ
ターンマツチング参照信号はａｌｌ〜ａｉｔの７組とな
り、それぞれＦＦＴ演算回路４１〜４７に入力され周波
数スペクトルａ５□〜ａｓｔとして出力後、パターンマ
ツチング用現信号周波数スペクトルａ６とそれぞれ絶対
値出力減算回路２１〜２７に入力され、対応するスペク
トルが減算された後、絶対値ｂｉｔ〜ｂ２□として出力
される。この場合、例えばｂｘｘは４つのデータから成
っており、ｂａｔのデータを全て加算機３１で加算する
ことでパターンマツチングの目安となる信号ｂ３１が出
力される。この動作は信号す。

〜ｂｔ？に対する加算器３２〜３７も同様であり、これ
らの加算出力ｂ３１〜ｂｉｔで最小値となる信号部を表
すコードａ、及びその判定値となった最小値をａｌとし
て出力する。

実際の信号ではパターンマツチング領域を越えて画像が
移動する場合があるにの場合にはパターンの一致が得ら
れないと判断しなければならない。この処理を実現する
ためにコア回路を設ける。

コア処理の特性図を第４図に示す。コア回路６の入力値
ａ７が閾値Ｔｈより小さい場合は、パターンマツチング
領域内に目的とする画素が存在すると判定し、コア回路
６の出力信号ａ８は（ｌ　ＯＩＴとなり、マルチプレク
サ７の出力ａｌ１１に信号ａ５が指定される。また、入
力値ａ７が閾値Ｔｈ以上の場合は、パターンマツチング
領域内の目的とする画素が存在しないと判定し、コア回
路６の出力信号ａ＆はＩＩ　Ｉ　ＩＩとなり、マルチプ
レクサ７の出力に設定スイッチ８で設定された゛動″′
を表すコードａｌｌが指定される。

以上のように本実施例によれば１画像の特徴を周波数ス
ペクトルで表しパターンマツチング処理を行うことで、
従来は動きと判定し解像度が落ちていた所が、パターン
マツチング領域内であれば静止画と同様の処理を走査変
換回路に行わせる信号を出力することができる。

なお、前述の如く説明を簡単にするため、マツチングパ
ターンを４×１としたがその大きさは可変である。

第５図は本発明のパターンマツチング回路の他の実施例
を示すものである。第５図に示す如くパターンマツチン
グ回路５にクリア機能付きラッチ５１〜５７を備え、読
取専用メモリ（以下、ＲＯＭという）６０により加算部
を変更し加算するスペクトルを変更できる回路も構成で
きる。

第６図は第５図におけるＦＦＴ演算回路４１及び４８と
、絶対値出力減算回路２１と、クリア機能付ラッチ５１
と、加算器３１と、ＲＯＭ６０の詳細プロ′ツク図を示
したものである。

表１はＲＯＭ６０の入力ｅ１に対する出力ｅ２〜ｅ５の
例である。

表１ｅ、＝０の場合、第６図において、クリア機能付きラッ
チ５１１〜５１４（５１）に入力される絶対値出力減算
回路２１の出力ｂ　２１□〜ｂ２．、（ｂ２．）は全て
ラットを通り加算器３１に入力される。また、ｅ２＝１
の場合、信号ｂ２１４のみクリア機能付きラッチ５１４
によって出力されず加算器３１は信号ｂ２２．〜ｂ２□
３までを加算する。この処理は第５図の他のプロッりで
も同様に行われる。

（発明の効果）本発明は上記実施例より明らかなように、時間軸信号を
周波数スペクトルに変換するスペクトル変換回路と、パ
ターンマツチング回路と、コア回路を動き検出に用いる
ことにより、ゆっくり移動する動画に対して静止画と同
様の処理を行うための信号を出すことができ、また、Ｒ
ＯＭとクリア機能付きラッチを用いることで、複数種の
パターンマツチング処理を行うことができるという効果
を有する。

【図面の簡単な説明】

第１図は本発明一実施例の動き検出回路のブロック図、
第２図は第１図におけるスペクトル変換回路、パターン
マツチング回路からなる詳細ブロック図、第３図は本発
明の一実施例のパターンマツチング回路で使用される信
号例、第４図はコア回路の出力特性図、第５図は本発明
の他の実施例のパターンマツチング回路のブロック図、
第６図は第５図の部分詳細図、第７図は従来の動き検出
回路のブロック図である。１．２　・・・　フィールドメモリ、３，４・・・スペ
クトル変換回路、　５・・・パターンマツチング回路、
　６，７３・・・コア回路。７・・・マルチプレクサ、２１〜２７・・・絶対値出力
減算回路、　　３１〜３７・・・加算器、３８・・・最
小値部位検出回路、　　４１−４８・・・　ＦＦＴ演算
回路、５１〜５７．５１１−５１４・・・クリア機能付
きラッチ、６０・・・ＲＯＭ、７１・・・フレームメモ
リ、７２・・・減算ＷＡ。特許出願人　松下電器産業株式会社第２図４１〜４８．、、ＦＦＴ演Ｘ凪路第３図ａ４一階一８４闇第４図入力（ａ７）

Claims

【特許請求の範囲】

（１）デジタルコンポーネントテレビジョン信号を少く
とも２フィールド分記憶するフィールドメモリと、任意
の領域に限定された現信号群と参照信号群をそれぞれス
ペクトル変換するスペクトル変換回路と、上記スペクト
ル変換回路によりスペクトル変換された現信号群と参照
信号群を入力し現信号群と一致する参照信号群の候補を
その部位を表す信号と一致を判定した要因を出力するパ
ターンマッチング回路と、上記パターンマッチング回路
の一致判定要因を入力とし動き検出回路の出力としてパ
ターンマッチング回路の信号か設定スイッチによる信号
かを選択する制御信号を出力するコア回路と、上記パタ
ーンマッチング回路出力と異る信号を設定する設定スイ
ッチと、上記コア回路の出力を入力し動き検出回路の出
力を上記パターンマッチング回路出力か上記設定スイッ
チによる信号かを選択するマルチプレクサとを備えたこ
とを特徴とする動き検出回路。
（２）スペクトル変換回路に高速フーリエ変換演算回路
を用い、パターンマッチング回路の手段として現信号と
参照信号群のそれぞれ対応する信号において差をとりそ
の絶対値を出力後、それぞれの出力を加算し加算出力を
比較することでそれらの最小値を提供する参照信号群の
部位を表す信号と、一致判定要因として加算出力の最小
値を出力することを特徴とする請求項（１）記載の動き
検出回路。
（３）パターンマッチング回路において、絶対値を出力
する減算回路と加算器の間に設けたクリア機能付きラッ
チと、入力信号により変更できる出力パターンによって
上記クリア機能付きラッチの出力をコントロールする読
取専用メモリ（ＲＯＭ）とを備えたことを特徴とする請
求項（２）記載の動き検出回路。