JPH01311319A - バス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、バス制御回路、更に詳細には、ディジクル信
号処理プロセッサにおけるバスへのデータの流れを制御
するバス制御回路に関する。

（従来の技術） 従来から合成音声、ディジタルフィルタ等の用途におい
て、種々の構造のディジタル信号処理プロセッサ（以下
、単にプロセッサと称することもある）が使用されてい
る。そして、このようなプロセッサの性能は、通常、数
値データの演算を如何に高速で行なうことができるかに
よって評価されている。

第３図は、この独の従来のプロセッサにおける数値デー
タと演算の流れの説明図である。この図において、３０
１はＲＡＭ、ＲＯＭよりなるＸメモ１ノ、３０２はＲＡ
Ｍ、ＲＯＭよりなるＹメモリである。演算に使用される
数値データは、これらメモリに適宜振り分けて格納され
る。３０３はアドレスＡＬＵで、Ｘメモリ３０１．Ｙメ
モリ３０２ニ格納された数値データのアドレス管理を行
なう。３０４は数値データをもとに必要な演算を行なう
データＡＬＵである。３０５．３０６は夫々Ｘアドレス
バス。

Ｙアドレスバス、３０７．３０８．３０９．３１０．３
１１．３１２はいずれもデータバスである。

第３図における数値データと演算の流れを次に説明する
。

まず、Ｘメモリ３０１．　Ｙメモリ３０２に格納されて
いる数値データをバス３０７．３０８．３０９．３１０
．３１１．３１２を介してデータＡ　Ｌ　Ｕ３０４へ転
送する。このとき、Ｘメモリ３０１から読み出すデータ
のアドレスはアドレスＡ　Ｌ　Ｕ　３０３よりＸアドレ
スバス３０５を通して制御される。Ｙメモリ３０２に関
しても同様にアドレスＡＬＵ３０３、Ｙアドレスバス３
０６により制御される。そして、数値データは、データ
ＡＬＵ３０４で演算が施され、演算結果（以下、算出デ
ータということがある）は、前記した経路を逆にたどっ
てＸメモリ３０１又はＹメモリ３０２に書き込まれる。

第４図は、第３図中のデータＡ　Ｌ　Ｕ　３０４の一例
を示す構成ブロック図である（　モトローラ社製ＤＳＰ
５６０００マニュアル参照）。この図において、４００
゜４０１、４０２．４０３　ハ夫々レジスタＸ、Ｙ、Ａ
、Ｂ、４０４は乗算・累算・論理ユニット、４０５は累
算器・シフタ、４０６は乗算器・コントロール・レコー
ダ、４０７はシフタ／リミッタ、４０８はビット・マニ
ピユレーション・ユニット、４０９はＸデータバス、４
１０はＹデータバス、４１１は算出データのデータバス
、４１２はデータ線、４１３．４１４．４１５．４１６
はローカルデータバスである。なお、Ｘデータバス４０
９は第３図（７）ハス３１１　ニ、Ｙデータバス４１′
。

は第３図のバス３１２に接続される。

第４図において、Ｘデータバス４０９、Ｙデータバス４
１０上のデータは、レジスタＸ、Ｙ、Ａ、Ｂ４Ｏ０〜４
０３に入力される。そして、レジスタＸ。

Ｙ、　Ａ、　Ｂ　４００〜４０３の出力は、データ線４
１２、ローカルデータバス４１３．４１４．４１５を介
して乗算・累算・論理ユニット４０４へ入力される。こ
の場合、レジスタＡ、　Ｂ、　Ｘ、　Ｙ　４００〜４０
３　（７）夫／？（７）出力は、２本のローカルデータ
バス４１５のいずれにも接続可能になっている。すなわ
ち、第３図の回路では、データバス３０９とＸメモリ３
０１及びデータＡ　Ｌ　Ｕ　３０４のＸデータバス３１
１　（４０９）、データバス３１０とＹメモリ３０２及
びデータＡ　Ｌ　Ｕ　３０４のＹデータバス３１２（４
１０）が夫々固定接続されているため、Ｘ・データなＹ
データバス３１２に流したりＹデータをＸデータバスに
流すこと（データ交換）はＸデータ、Ｙデータのデータ
ＡＬＵ３０４への入力以前には不可能であるが、データ
を受けた・データＡ　Ｌ　ｔＪ　３０４に前記ローカル
データバス４１５、更にローカルデータバス４１６を設
け、データＡ　Ｌ　Ｕ　３０４内でデータ交換を可能に
している。このようにデータ交換を可能にすると、プロ
グラムを作成する上でデータの格納場所を比較的自由に
設定でき、プログラムを作り易いという利便がある。

（発明が解決しようとする課題） しかしながら、上記構成の従来プロセッサでは演算デー
タ用バスがＸデータバス３０９とＹデータバス３１０の
２本の場合であるので、データＡＬＵ３０４内の２本の
ローカルデータバス４１５によってデータ交換が可能で
あるが、プロセッサの処理能力を上げるために演算デー
タ用バスを更に３本。

４本と増加させてゆくと、データＡＬＵ３０４内のロー
カルデータバスの本数も増加させないとバスゞ　　　上
のデータを自由に交換できなくなる。そして、ローカル
データバスの本数を増加させると、増加したバス、ロー
カルデータバス上に自由に演算データを流すためにプロ
グラムステップ数が増加したり、インストラクションの
制御ビット数を増加させなければならず、データ交換を
行なうために却ってプログラムが作り難くなってしまう
という問題点があった。

本発明は、従来プロセッサにおけるデータ交換方法によ
ると演算データ用バスの本数を増加させたとき却ってプ
ログラムが作り難くなるという問題点を解決し、演算デ
ータ用バス数増加による回路規模の増加を少なくし、か
つ、演算データの流れを任意に制御することを可能にす
ることで、処理能力の高いディジタル信号処理プロセッ
サを提供することを目的とする。

（課題を解決するための手段） 本発明は、演算器、メモリ及びバスを夫々複数有するデ
ィジタル信号処理プロセッサのバス制御回路であって、
（］）前記メモリに接続され前記バスのいずれとも接続
可能に設けられたメモリデータ送出回路と、前記バスと
前記演算器間を固定接続するメモリデータ取込回路と、
前記メモリデータ送出回路と前記メモリデータ取込回路
を組み合わせて制御する一つのデータ制御回路とからな
るバス制御回路、（２）前記メモリと前記バス間を固定
接続する算出データ取込回路と、前記演算器に接続され
前記バスのいずれとも接続可能に設けられた算出データ
送出回路と、前記算出データ送出側路と前記算出データ
取込回路を組み合わせて制御する一つのデータ制御回路
とからなるバス制御回路、並びに、（３）前記バス制御
回路　（１）及び（２）とからなるバス制御回路である
。

（作用） 本発明のバス制御回路（以下、本発明回路ということが
ある）　　（１）、（２）又は（３）に使用されるメモ
リデータ送出回路及び算出データ送出回路は、データバ
スのいずれとも接続可能に設けられ、メモリデータ又は
算出データを任意のデータバスへ送出することかできる
。

また、メモリデータ取込回路及び算出データ取込回路は
、データバスのいずれかと固定接続され、特定のデータ
バスを通じてメモリデータ又は算出データの取込みを行
なう。

本発明回路に使用されるデータ制御回路は、バス制御回
路（１）においては、メモリデータ送出回路とデータバ
スの接続及びメモリデータ取込回路を組み合わせて選択
し、また、バス制御回路（２）においては、算出データ
送出回路とデータバスの接続及び算出データ取込回路を
組み合わせて選択し、データの経路を制御する機能を有
する。

そして、これら回路を組み合わせてなる本発明回路は、
比較的簡易な構成にもかかわらずデータ制御回路の制御
により自由にデータ交換を行なうことができる。

しかし、プロセッサにより数値演算を行なう場合、一般
にデータ交換がメモリと演算器間の全ての組み合わせに
ついて行なえる必要はない。というのは、通常、データ
バスを介してデータ送出側（ソース）とデータ取込側（
デスティネーション）は処理上の相関性が強く、連動す
ることが多いので、この相関性を踏まえて前記データ制
御回路を機能させ、必要なデータ交換のみ行なえるよう
にすればよいからである。この意味において、本発明回
路によればデータ交換の自由度を簡易に増加できるばか
りでなく、減少させることができ、前記相関性を考慮に
入れることにより必要最小限の自由度を持つプロセッサ
の構築が可能になる。従って、バス制御のためのプログ
ラムのステップ数、インストラクションビット数を減少
させることができる。そして、本発明回路の構成回路の
データバスとの接続はパターン化しやすい構成であるた
め、本発明回路はプロセッサの用途に応じたバス構成に
広く柔軟に適用することができる。

ここで、前記した送出側と取込側の相関性について簡単
に説明する。通常、数値演算は、ソフトウェア的に一連
の乗算、加減等はまとめて行なわれるので、ハードウェ
ア的にも、データ処理の都合上、乗算に付される数値デ
ータ、加減等に付される数値データは夫々ひとまとめに
して個別のメモリに格納しておくことが多い。その結果
、演算時にはデータの送出側と取込側（演算器）の間の
データ経路がデータの種類に応じである程度専用化され
ることになる。このことを送出側と取込側のデータ処理
に相関性が強いという。

（実施例） 以下、本発明の実施例を図面と共に説明する。

第１図は、本発明のバス制御回路（１）の一実施例を示
す構成ブロック図である。この図において、　１００〜
１０３はデータバスで、本実施例では４本のデータバス
が使用されている。１０４はデータ制御回路、　１０５
〜１１０はメモリデータ取込回路、　１１１〜１１３は
いずれも演算器で、　１１１及び１１２は乗算器、１１
３は加減算器である。１１４〜１１７はメモリデータ送
出回路、　１１８〜１２１はいずれも数値データを格納
するメモリである。　１２２〜＋２５はメモリデータ送
出回路１１４〜１１７とデータバス　１００〜１０３の
間の接続を選択する制御線、１２６〜１３１はメモリデ
ータ取込回路１０５〜１１０へのデータの取込みを制御
する制御線で、制御線１１２〜１２５と制御線１２６〜
１３１はデータ制御回路１０４によって組み合わせて制
御される。また、１３２は前記データ制御回路１０４を
制御するためのプログラム格納回路で、１３３はその制
御線である。

第１図に示すように、本実施例では、メモリデータ取込
回路１０５〜１１０は、いずれもデータバス１００〜１
０３のいずれかと固定して接続され、また、乗算器１１
１及び１１２　、加減算器１１３とも固定して接続され
ている。このメモリデータ取込回路１０５〜１１０は、
データバス　１００〜１０３上のデータを取込むか取込
まないかの２状態を制御すれば良いので前記制御線１２
６〜１３１は夫々１ビツトである。

また、メモリデータ送出回路１１４〜１１７は、４本の
データバス１００〜１０３のいずれとも接続可能に配設
され、また、メモリ　１１８〜１２１と夫々固定接続さ
れている。従って、メモリ　１１８〜＋２１は、メモリ
データ送出回路１１４〜１１７を介してデータバス　１
００〜１０３のいずれのバスへもデータを送出すること
か可能である。この場合にいずれのデータバスへデータ
を送出するかを制御するのがデータ制御回路１０４であ
り制御線１２２〜１２５である。従って、制御線１２２
〜＋２５は、本実施例では夫々４ビツトである。

第５図は、第１図のメモリデータ送出回路の一例を示す
回路図である。この図において、５００〜５０３はメモ
リデータ送出回路１１４とデータバス１００〜１０３と
の接続を選択するバッファーで、前記４ビツトの制御線
１２２によって制御線５０４を介して制御される。５０
５はメモリデータ送出回路１１４とメモリ１１８とを固
定接続するデータ線である。

次に第１図のバス制御回路（１）によるバス制御につい
て説明する。

データ制御回路１０４は、前記したように、制御線１２
２〜１２５及び制御線１２６〜１３１の合計２２ビツト
の制御信号を送出する。その−例を次の第１表に示す。

（以下余白） この２２ビツトの制御信号は、例えば第１図に示したプ
ログラム格納回路１３４に１組のデータとして格納され
る。このようにすると、アドレスを指定すれば、メモリ
データ送出回路１１４〜１１７及びメモリデータ取込回
路１０５〜１１０の間のデータの流れをこのアドレスを
指定するだけで簡易に制御することができる。そして、
データバスの本数を増加させてもデータＡＬＵ等の演算
ユニット内のローカルバスの本数を増加させることなく
メモリと演算器間に自由にデータを流すことができる。

ところで、上記した方法によりバス制御を行なうと、デ
ータの流れを自由に選択できる反面、プログラム格納回
路１３４に格納すべき２２ビツトのデータの組が膨大な
数になるように思われる。しかし、実際には、前記作用
の項で触れたように、ディジタル信号処理プロセッサで
処理する数値演算は、メモリと演算器の相関性が強いた
め、メモリデータ送出回路１１４〜１１７とメモリデー
タ取込回路１０５〜１１０とは連動すべきことが多いの
で用意すべきデータの組の数は限られる。従って、デー
タ制御回路１０４は、必要な制御信号のパターンのみ発
生させれば良く、制御線１３３は限られたパターンのい
ずれかを指示するだけで良い。

次に、上記相関性について具体例をもって説明する。

今、（ｘ”　＋ｙ　−ｚ）を計算する場合を考える。そ
して、Ｘの数値データをメモリ（１）　１１８に、ｙの
数値データはメモリ（２）　１１９に、Ｚの数値データ
はメモリ（３）１２０に格納されており、ｘ２の計算結
果（算出データ）及びｙ’ｚの算出データはメモリ（４
）１２１に格納されるとする。演算処理にあたり、デー
タ制御回路１０４は第１表のアドレスＯに格納された制
御信号を受ける。このとき、メモリ（１）　１１８のデ
ータは、メモリデータ取込回路１０５及び１０６を介し
て乗算器Ｉｌｌに入力されｘ２が算出され、算出データ
はメモリ（４）１２１に格納される。次いで、アドレス
ｌに格納された制御信号を受ける。このとき、メモリ（
２）１１９及びメモリ（３）１２０に格納されたデータ
は、夫々メモリデータ取込回路１０７及び１０８を介し
て乗算器１１２に入力されｙ−ｚが算出され、算出デー
タはメモリ（４Ｈ２１に格納される。その後、アドレス
２に格納された制御信号を受ける。このとき、メモリ（
４）＋２１に格納されたデータは、夫々メモリデータ取
込回路１０９及び１１０を介して加減算器１１３に人力
されｘ２＋ｙ−ｚが算出される。このように、メモリ内
の数値データと演算器における処理との間に演算内容に
応じて相関性を持たせることによって演算処理を簡略化
できる。ここでは、簡単な計算例を用いたが、演算内容
が複雑になっても同様のことが言える。

また、処理する内容（プログラム）が変わると、必要な
制御信号も変化することが考えられるが、このような場
合、データ制御回路１０４をＲＯＭ等で構成し、プログ
ラムと対にして交換すれば制御可能なパターンに捕られ
れることなくプログラムを作成でき、柔軟性の高いプロ
セッサを構築することができる。本発明回路は、パター
ン化し易い構成よりなるものであるので、汎用性が高く
柔軟性の高いプロセッサを構築するうえで好適なもので
ある。

第２図は、本発明のバス制御回路（２）の一実施例を示
す構成ブロック図である。この図において、２００〜２
０２はいずれも演算器で、２００及び２０１は乗算器、
２０２は加減算器である。２０３〜２０６はいずれも数
値データを格納するメモリである。２０７〜２０９は算
出データ送出回路、　２１０〜２１３は算出データ取込
回路である。２１４〜２１７はデータバスで、本実施例
では４本のデータバスが使用されている。２１８〜２２
０は算出データ送出回路２０７〜２０９とデータバス２
１４〜２１７の間の接続を選択する制御線、２２１〜２
２４は算出データ取込回路２１０〜２１３へのデータの
取込みを制御する制御線である。２２５はデータ制御回
路で、制御線２１８〜２２０と制御線２２１〜２２４を
組み合わせて制御する。また、２２７は前記データ制御
回路２２５を制御するためのプログラム格納回路で、２
２６はその制御線である。

本実施例は、第２図に示すように演算器からメモリへの
データ転送の場合である。算出データ取込回路２１０〜
２１３は、いずれもデータバス２１４〜２＋７のいずれ
かと固定接続され、また、夫々メモリ　２０３〜２０６
とも固定接続されている。また、算出データ送出回路２
０７〜２０９は、４本のデータバス２１４〜２１７のい
ずれとも接続可能に配設され、また、乗算器２００１乗
算器２０１及び加減算器２０２と夫々固定接続されてい
る。従って、これらの演算器２００〜２０２は、算出デ
ータ送出回路２０７〜２０９を介してデータバス２１４
〜２１７のいずれのバスへもデータを送出することが可
能である。

本発明のバス制御回路（２）におけるバス制御は、既に
説明したバス制御回路（１）と同様にして行なうことが
できる。この場合、演算器とメモリとの間の相関性の考
慮が有用であり、それによりバス制御が簡易になること
は言うまでもない。

更に、本発明のバス制御回路（１）と（２）とを組み合
わせると夫々を単独で使用した場合の効果を相乗的に高
めることができるので好ましい。例えば、データ制御回
路１０４及び２２５の夫々において、制御パターンを半
減でき制御ビット数を半減できる場合等に有効である。

このように組み合わせることによって、プログラム作成
を一層柔軟なものとすることができる。なお、この場合
、データ制御回路、プログラム格納回路等はひとつにま
とめて構成することができる。

（発明の効果） 以上、詳細に説明したように、本発明では、■メモリ又
は演算器から任意のデータバスへデータを流すことの可
能なメモリデータ又は算出データ送出回路 ■データバスと演算器又はメモリとに固定接続されたメ
モリデータ又は算出データ（以下、単にデータという）
取込回路を設けたので、従来プロセッサに使用されてい
た演算部のローカルバ久が不要になり、 ■データ送出回路とデータ取込回路を連動して制御する
バス制御回路 を設けたので、データ送出回路とデータ取込回路の制御
のためのプログラム容貴を削減できる。

従って、本発明によれば、バス構成を簡単にでき、バス
制御が容易になる。本発明は、特にバス構成において、
データの送出側と取込側に相関性がある場合に有用であ
る。

また、本発明は、汎用性があるため、プロセッサの種類
を１問わず広く適用できる。

【図面の簡単な説明】

第１図は本発明のバス制御回路（１）の一実施例を示す
構成ブロック図、第２図は本発明のバス制御回路（２）
の一実施例を示すブロック図、第３図は従来のプロセッ
サにおける数値データと演算の流れの説明図、第４図は
第３図中のデータＡ　Ｌ　Ｕ　３０４の一例を示す構成
ブロック図、第５図は第１図中のメモリデータ送出回路
の一例を示す回路図である。 １００〜１０３．２１４〜２１７・・・データバスミ１
０５〜１１０・・・メモリデータ取込回路、１１４〜１
１７・・・メモリデータ送出回路、２０７〜２０９・・
・算出データ送出回路、２１０〜２１３・・・算出デー
タ取込回路、１０４、２２５・・・データ制御回路、１
２２〜１３１．２１８〜２２４・・・制御線、１３２、
２２７・・・プログラム格納回路。 特許出願人　沖電気工業株式会社 手続ネｒ’ｌＴ正書（自発） 平成元年　２月６　日

Claims (1)

1. 【特許請求の範囲】 １、演算器、メモリ及びバスを夫々複数有するディジタ
   ル信号処理プロセッサのバス制御回路であって、 前記メモリに接続され前記バスのいずれとも接続可能に
   設けられたメモリデータ送出回路と、前記バスと前記演
   算器間を固定接続するメモリデータ取込回路と、 前記メモリデータ送出回路と前記メモリデータ取込回路
   を組み合わせて制御する一つのデータ制御回路とからな
   るバス制御回路。 ２、演算器、メモリ及びバスを夫々複数有するディジタ
   ル信号処理プロセッサのバス制御回路であって、 前記メモリと前記バス間を固定接続する算出データ取込
   回路と、 前記演算器に接続され前記バスのいずれとも接続可能に
   設けられた算出データ送出回路と、前記算出データ送出
   回路と前記算出データ取込回路を組み合わせて制御する
   一つのデータ制御回路とからなるバス制御回路。 ３、演算器、メモリ及びバスを夫々複数有するディジタ
   ル信号処理プロセッサのバス制御回路であって、 前記メモリに接続され前記バスのいずれとも接続可能に
   設けられたメモリデータ送出回路と、前記バスと前記演
   算器間を固定接続するメモリデータ取込回路と、 前記メモリと前記バス間を固定接続する算出データ取込
   回路と、 前記演算器に接続され前記バスのいずれとも接続可能に
   設けられた算出データ送出回路と、前記メモリデータ送
   出回路と前記メモリデータ取込回路、及び前記算出デー
   タ送出回路と前記算出データ取込回路を夫々組み合わせ
   て制御するデータ制御回路とからなるバス制御回路。