JPH01312626A - 桁上げ‐セーブ算術演算機構に対する加算器セル - Google Patents
桁上げ‐セーブ算術演算機構に対する加算器セルInfo
- Publication number
- JPH01312626A JPH01312626A JP1105724A JP10572489A JPH01312626A JP H01312626 A JPH01312626 A JP H01312626A JP 1105724 A JP1105724 A JP 1105724A JP 10572489 A JP10572489 A JP 10572489A JP H01312626 A JPH01312626 A JP H01312626A
- Authority
- JP
- Japan
- Prior art keywords
- channel switching
- switching transistor
- terminal
- gate
- carry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、桁上げ−セーブー加算器を構成するための
加算器セルに関するものである。
加算器セルに関するものである。
桁上げ−セーブ加算器器は、ケイ、ファング（Ｋ。
Ｈｗａｎｇ）著“計算機算術演夏機構（Ｃｏｍｐｕｔｅ
ｒ Ａｒｉｔｈｍｅｔｔｃ）’、ジヲーンウィレイ・ア
ンド・サンズ出版、ニューヨーク、１９７９年、第９８
〜１０２頁から公知である。この場合、各第１の加算器
セルは、それぞれ３つの互いに加算すべき２進数の同値
のビットを与えられている３つの入力端を有する。
ｒ Ａｒｉｔｈｍｅｔｔｃ）’、ジヲーンウィレイ・ア
ンド・サンズ出版、ニューヨーク、１９７９年、第９８
〜１０２頁から公知である。この場合、各第１の加算器
セルは、それぞれ３つの互いに加算すべき２進数の同値
のビットを与えられている３つの入力端を有する。
第４．１図による桁上げ−セーブー加算器は、全加算器
とも呼ばれるｎ個の加算器セルから成っている、各加算
器セルの桁上げ出力は１つの桁上げ−セーブーレジスタ
のなかに中間記憶され、またすぐ次に上位の加算器セル
に供給される。それに対して第４．２図には１つの桁上
げ−セーブ加算器と１つの桁上げ一プロパゲート加算器
との間の１つの組み合わせが示されている。ＣＭ上位の
加算器セルを例外として）第１の加算器セルの桁上げ出
力端を桁上げ−セーブ−レジスタを介して桁上げ−プロ
パゲート加算器の第２の入力端を介して結び付ける第１
の桁上げ−セーブ加算器セルの和出力端は桁上げ−プロ
パゲート加算器の第１の入力端に導かれている。桁上げ
一プロパゲート加算器の出力端には加算の結果としての
１つの和語が現れる。桁上げ通過（“桁上げ−プロパゲ
ート”）原理を有する加算器装置と異なり、ここではす
べての第１の加算器セルの桁上げが３つの２進数の加算
の際に同時に形成され、また桁上げ語として第１の加算
器セルから取り出される中間和語とならんで１つの加算
に対して意のままになる。こうして構成された加算器は
“桁上げ−セーブ原理に従って動作する。
とも呼ばれるｎ個の加算器セルから成っている、各加算
器セルの桁上げ出力は１つの桁上げ−セーブーレジスタ
のなかに中間記憶され、またすぐ次に上位の加算器セル
に供給される。それに対して第４．２図には１つの桁上
げ−セーブ加算器と１つの桁上げ一プロパゲート加算器
との間の１つの組み合わせが示されている。ＣＭ上位の
加算器セルを例外として）第１の加算器セルの桁上げ出
力端を桁上げ−セーブ−レジスタを介して桁上げ−プロ
パゲート加算器の第２の入力端を介して結び付ける第１
の桁上げ−セーブ加算器セルの和出力端は桁上げ−プロ
パゲート加算器の第１の入力端に導かれている。桁上げ
一プロパゲート加算器の出力端には加算の結果としての
１つの和語が現れる。桁上げ通過（“桁上げ−プロパゲ
ート”）原理を有する加算器装置と異なり、ここではす
べての第１の加算器セルの桁上げが３つの２進数の加算
の際に同時に形成され、また桁上げ語として第１の加算
器セルから取り出される中間和語とならんで１つの加算
に対して意のままになる。こうして構成された加算器は
“桁上げ−セーブ原理に従って動作する。
従来の加算器セルでは相通時間は一般に桁上げ通過時間
よりも明白に大きい、この差異は、和信号がより多数の
論理ゲートを通過しなければならないことに基づいてい
る。これらの種々の通過時間はたとえば“桁上げ一リッ
プル”加算器のような“桁上げ一プロパゲート”加算器
ではまさにを意義である。なぜならば、ここでは、桁上
げ信号は多くの段階を通過しなければならないが、和信
号はただ１つの段階を通過するからである。しかし、こ
の事情は、和信号および桁上げ信号が別々に後続の加算
器の任意の入力端に伝達される“桁上げ−セーブ加算器
では異なっている。ここでは、和および桁上げ信号がで
きるだけ等しく迅速に形成されることが有利である。
よりも明白に大きい、この差異は、和信号がより多数の
論理ゲートを通過しなければならないことに基づいてい
る。これらの種々の通過時間はたとえば“桁上げ一リッ
プル”加算器のような“桁上げ一プロパゲート”加算器
ではまさにを意義である。なぜならば、ここでは、桁上
げ信号は多くの段階を通過しなければならないが、和信
号はただ１つの段階を通過するからである。しかし、こ
の事情は、和信号および桁上げ信号が別々に後続の加算
器の任意の入力端に伝達される“桁上げ−セーブ加算器
では異なっている。ここでは、和および桁上げ信号がで
きるだけ等しく迅速に形成されることが有利である。
本発明の課題は、“桁上げ−セーブ加算器に対する加算
器セルであって、和および桁上げ信号が近似的に等しく
、また非常に迅速に形成される加算器を提供することで
ある。
器セルであって、和および桁上げ信号が近似的に等しく
、また非常に迅速に形成される加算器を提供することで
ある。
Ｃａ１題を解決するための手段〕
この課題は、本発明によれば、インバータ、ナンドゲー
トおよびオアナンドゲートを有しており、第１および第
２の加数入力端がナンドゲートに、桁上げ入力端がイン
バータに、ナンドゲートの出力端がオアナンドゲートの
１つのアンド入力端に、インバータの出力端がオアナン
ドゲートの第１のすア入力端に接続されている桁上げ−
セーブ算術演算機構に対する加算器セルにおいて、第１
および第２の加数入力端およびナンドゲートの出力端が
第１の回路装置と、また桁上げ入力端およびインバータ
の出力端が第２の回路装置と接続されており、第１の回
路装置の第１の出力端がオアナンドゲートの第２のオア
入力端と、また第１の回路装置の第２、第３および第４
の出力端が第２の回路装置と接続されており、第２の回
路装置の出力端が和出力端を、またオアナンドゲートの
出力端が桁上げ出力端を形成することを特徴とする桁上
げ−セーブ算術演算機構に対する加算器セルによって解
決される。
トおよびオアナンドゲートを有しており、第１および第
２の加数入力端がナンドゲートに、桁上げ入力端がイン
バータに、ナンドゲートの出力端がオアナンドゲートの
１つのアンド入力端に、インバータの出力端がオアナン
ドゲートの第１のすア入力端に接続されている桁上げ−
セーブ算術演算機構に対する加算器セルにおいて、第１
および第２の加数入力端およびナンドゲートの出力端が
第１の回路装置と、また桁上げ入力端およびインバータ
の出力端が第２の回路装置と接続されており、第１の回
路装置の第１の出力端がオアナンドゲートの第２のオア
入力端と、また第１の回路装置の第２、第３および第４
の出力端が第２の回路装置と接続されており、第２の回
路装置の出力端が和出力端を、またオアナンドゲートの
出力端が桁上げ出力端を形成することを特徴とする桁上
げ−セーブ算術演算機構に対する加算器セルによって解
決される。
本発明の他の実施態様は請求項２および３にあげられて
いる。
いる。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第２図には、３つのオアナンドゲート０ＲＮＡＮＤ１、
０ＲＮＡＮＤ２．０ＲＮＡＮＤ３．２つのナンドゲート
ＮＡＮＤ １、ＮＡＮＤ２および１つのインバータ■１
から成る従来の加算器セルが示されている。加算器セル
は３つの入力端（２つの加数入力端ＡＳＢおよび１つの
桁上げ入力端Ｃ１）および２つの出力８Ｉｔｉ（Ｉつの
和出力端Ｓおよび１つの桁上げ出力端Ｃ，）を含んでい
る０桁上げ入力端Ｃｔは１つのインバータ１１を介して
第１のオアナンドゲート０ＲＮＡＮＤ１の第１のオア入
力端と接続されており、他方において加数入力端Ａ、Ｂ
はそれぞれ第１のナンドゲートＮＡＮＤＩの１つの入力
端と第２のオアナンドゲート０ＲＮＡＮＤ２のそれぞれ
１つのオア入力端とに接続されている。ナンドゲートＮ
ＡＮＤＩの出力端は第２のオアナンドゲートＯＲＮ Ａ
Ｎ Ｄ ２のアンド入力端にも第１のオアナンドゲー
ト０ＲＮＡＮＤＩのアンド入力端にも接続されている。
０ＲＮＡＮＤ２．０ＲＮＡＮＤ３．２つのナンドゲート
ＮＡＮＤ １、ＮＡＮＤ２および１つのインバータ■１
から成る従来の加算器セルが示されている。加算器セル
は３つの入力端（２つの加数入力端ＡＳＢおよび１つの
桁上げ入力端Ｃ１）および２つの出力８Ｉｔｉ（Ｉつの
和出力端Ｓおよび１つの桁上げ出力端Ｃ，）を含んでい
る０桁上げ入力端Ｃｔは１つのインバータ１１を介して
第１のオアナンドゲート０ＲＮＡＮＤ１の第１のオア入
力端と接続されており、他方において加数入力端Ａ、Ｂ
はそれぞれ第１のナンドゲートＮＡＮＤＩの１つの入力
端と第２のオアナンドゲート０ＲＮＡＮＤ２のそれぞれ
１つのオア入力端とに接続されている。ナンドゲートＮ
ＡＮＤＩの出力端は第２のオアナンドゲートＯＲＮ Ａ
Ｎ Ｄ ２のアンド入力端にも第１のオアナンドゲー
ト０ＲＮＡＮＤＩのアンド入力端にも接続されている。
この場合、第１のオアナンドゲート０ＲＮＡＮＤＩの出
力端が従来の加算器セルの桁上げ出力端Ｃ０を形成する
。第２のオアナンドゲー）ＯＲＮＡＮＤ２の出力端は、
この場合、一方では第１のオアナンドゲート○ＲＮＡＮ
ＤＩの第２のオア入力端、第２のナンドゲー）ＮＡＮＤ
２の第１の入力端および第３のオアナンドゲート０ＲＮ
ＡＮＤ３の第１のオア入力端と接続されている。加算器
セルの桁上げ入力端Ｃ８は第２のナンドゲートＮＡＮＤ
２の第２の入力端および第３のオアナンドゲート０ＲＮ
ＡＮＤ３の第２のオア入力端と接続されており、他方に
おいて第２のナンドゲートＮＡＮＤ２の出力端は第３の
オアナンドゲート０ＲＮＡＮＤ３のアンド入力端と接続
されている。この場合、第３のオアナンドゲート０ＲＮ
ＡＮＤ３の出力端は和出力端Ｓを形成する。この従来の
加算器セルでは和通過時間、すなわち加数入力端Ａおよ
びＢからの和を形成するために必要とされる時間は一般
に桁上げ通過時間よりも明白に大きい。これは、和信号
がより多数のゲートを通過しなければならないことに起
因する。第２図による加算器セルのなかで和信号を形成
するためには、加数入力端Ａ、Ｂにおける１つの信号が
それぞれ最大４つのゲートを通過しなければならず、桁
上げ出力端Ｃ０における桁上げ信号を形成するためには
、１つの信号が単に加数入力端Ａ、Ｂから３つのゲート
を、または桁上げ入力端ＣＬから２つのゲートを通過し
なければならない、第２図による従来の加算器セルおよ
び本発明による“桁上げ−セーブ算術演算機構”の機能
の仕方は第３図の機能表に示されている。
力端が従来の加算器セルの桁上げ出力端Ｃ０を形成する
。第２のオアナンドゲー）ＯＲＮＡＮＤ２の出力端は、
この場合、一方では第１のオアナンドゲート○ＲＮＡＮ
ＤＩの第２のオア入力端、第２のナンドゲー）ＮＡＮＤ
２の第１の入力端および第３のオアナンドゲート０ＲＮ
ＡＮＤ３の第１のオア入力端と接続されている。加算器
セルの桁上げ入力端Ｃ８は第２のナンドゲートＮＡＮＤ
２の第２の入力端および第３のオアナンドゲート０ＲＮ
ＡＮＤ３の第２のオア入力端と接続されており、他方に
おいて第２のナンドゲートＮＡＮＤ２の出力端は第３の
オアナンドゲート０ＲＮＡＮＤ３のアンド入力端と接続
されている。この場合、第３のオアナンドゲート０ＲＮ
ＡＮＤ３の出力端は和出力端Ｓを形成する。この従来の
加算器セルでは和通過時間、すなわち加数入力端Ａおよ
びＢからの和を形成するために必要とされる時間は一般
に桁上げ通過時間よりも明白に大きい。これは、和信号
がより多数のゲートを通過しなければならないことに起
因する。第２図による加算器セルのなかで和信号を形成
するためには、加数入力端Ａ、Ｂにおける１つの信号が
それぞれ最大４つのゲートを通過しなければならず、桁
上げ出力端Ｃ０における桁上げ信号を形成するためには
、１つの信号が単に加数入力端Ａ、Ｂから３つのゲート
を、または桁上げ入力端ＣＬから２つのゲートを通過し
なければならない、第２図による従来の加算器セルおよ
び本発明による“桁上げ−セーブ算術演算機構”の機能
の仕方は第３図の機能表に示されている。
第１図には“桁上げ−セーブ算術演算機構に対する本発
明による加算器セルが示されている。
明による加算器セルが示されている。
この加算器セルは、従来の加算器セルと同じく、３つの
入力端（２つの加数入力端Ａ、Ｂおよび１つの桁上げ入
力端Ｃ＋ ）および２つの出力端（Ｉつの和出力端Ｓお
よび１つの桁上げ出力端Ｃ，）を含んでいる。さらに、
本発明による加算器セルは、従来の加算器セルと同じく
、１つのナンドゲートＮＡＮＤ １．１つのオアナンド
ゲート０ＲＮＡＮＤＩおよび１つのインバータ１１を含
んでいる。加数入力端ＡおよびＢはそれぞれ第１のナン
ドゲー）ＮＡＮＤ １の１つの入力端に接続されており
、その出力端にオアナンドゲート０ＲＮＡＮＤ１がその
アンド入力端で接続されている０桁上げ入力端Ｃ４はイ
ンバータ１１を介してオアナンドゲート０ＲＮＡＮＤＩ
の第１のオア入力端と接続されており、他方においてオ
アナンドゲート０ＲＮＡＮＤＩの出力端は本発明による
加算器セルの桁上げ出力端Ｃ０を形成する。さらに、２
つの加数入力端Ａ、ＢおよびナンドゲートＮＡＮＤ１の
出力端は破線で囲まれている第１の回路装置ＳＡ１と、
また桁上げ入力端ＣＬおよびインバータ■１の出力端は
破線で囲まれている第２の回路装置ＳＡ２と接続されて
いる。第１の回路袋ｆｓＡ１の第１の出力端はオアナン
ドゲート０ＲＮＡＮＤｉの第２のオア入力端と、また第
１の回路装置ＳＡＩの第２、第３および第４の出力端は
第２の回路装置ＳＡ２と接続されており、第２の回路装
置ＳＡ２の１つの出力端が和出力端Ｓを形成する。
入力端（２つの加数入力端Ａ、Ｂおよび１つの桁上げ入
力端Ｃ＋ ）および２つの出力端（Ｉつの和出力端Ｓお
よび１つの桁上げ出力端Ｃ，）を含んでいる。さらに、
本発明による加算器セルは、従来の加算器セルと同じく
、１つのナンドゲートＮＡＮＤ １．１つのオアナンド
ゲート０ＲＮＡＮＤＩおよび１つのインバータ１１を含
んでいる。加数入力端ＡおよびＢはそれぞれ第１のナン
ドゲー）ＮＡＮＤ １の１つの入力端に接続されており
、その出力端にオアナンドゲート０ＲＮＡＮＤ１がその
アンド入力端で接続されている０桁上げ入力端Ｃ４はイ
ンバータ１１を介してオアナンドゲート０ＲＮＡＮＤＩ
の第１のオア入力端と接続されており、他方においてオ
アナンドゲート０ＲＮＡＮＤＩの出力端は本発明による
加算器セルの桁上げ出力端Ｃ０を形成する。さらに、２
つの加数入力端Ａ、ＢおよびナンドゲートＮＡＮＤ１の
出力端は破線で囲まれている第１の回路装置ＳＡ１と、
また桁上げ入力端ＣＬおよびインバータ■１の出力端は
破線で囲まれている第２の回路装置ＳＡ２と接続されて
いる。第１の回路袋ｆｓＡ１の第１の出力端はオアナン
ドゲート０ＲＮＡＮＤｉの第２のオア入力端と、また第
１の回路装置ＳＡＩの第２、第３および第４の出力端は
第２の回路装置ＳＡ２と接続されており、第２の回路装
置ＳＡ２の１つの出力端が和出力端Ｓを形成する。
第１の回路装置ＳＡＩは３つのｐチャネルスイッチング
トランジスタＰ１、Ｐ２、Ｐ３および３つのｎチャネル
スイッチングトランジスタＮ１、Ｎ２、Ｎ３を含んでお
り、第１および第２のｐチャネルスイッチングトランジ
スタＰ１、Ｐ２は第１の直列回路を形成し、また第３の
ｐチャネルスイッチングトランジスタＰ３はそれに対し
て並列に接続されている。第１の直列回路の第１の端子
および第３のｐチャネルスイッチングトランジスタＰ３
の第１の端子は供給電圧■。、と接続されており、他方
において第３のｐチャネルスイッチングトランジスタＰ
３の第２の端子は第１の直列回路の第２の端子と、第１
および第２のｎチャネルスイッチングトランジスタＮ１
、Ｎ２から成る第１の並列回路の第１の端子と、第１の
回路装置ＳＡ１の第１の出力端を介してオアナンドゲー
ト０ＲＮＡＮＤ１の第２のオア入力端と、また第１の回
路装置ＳＡＩの第２、第３および第４の出力端を介して
第２の回路装置ＳＡ２と接続されている。
トランジスタＰ１、Ｐ２、Ｐ３および３つのｎチャネル
スイッチングトランジスタＮ１、Ｎ２、Ｎ３を含んでお
り、第１および第２のｐチャネルスイッチングトランジ
スタＰ１、Ｐ２は第１の直列回路を形成し、また第３の
ｐチャネルスイッチングトランジスタＰ３はそれに対し
て並列に接続されている。第１の直列回路の第１の端子
および第３のｐチャネルスイッチングトランジスタＰ３
の第１の端子は供給電圧■。、と接続されており、他方
において第３のｐチャネルスイッチングトランジスタＰ
３の第２の端子は第１の直列回路の第２の端子と、第１
および第２のｎチャネルスイッチングトランジスタＮ１
、Ｎ２から成る第１の並列回路の第１の端子と、第１の
回路装置ＳＡ１の第１の出力端を介してオアナンドゲー
ト０ＲＮＡＮＤ１の第２のオア入力端と、また第１の回
路装置ＳＡＩの第２、第３および第４の出力端を介して
第２の回路装置ＳＡ２と接続されている。
第１の回路装置ＳＡＩの第２の端子は第３のｎチャネル
スイッチングトランジスタＮ３を介して接地点ＧＮＤと
接続されており、他方において第１の加数入力端Ａは第
１のｐチャネルスイッチングトランジスタＰ１の１つの
ゲートおよび第２のｎチャネルスイッチングトランジス
タＮ２の１つのゲートに、また第２の加数入力端Ｂは第
２のＰチャネルスイッチングトランジスタＰ２の１つの
ゲートおよび第１のｎチャネルスイッチングトランジス
タＮ１の１つのゲートに接続されている。ナンドゲート
ＮＡＮＤ １の出力端は第３のｐチャネルスイッチング
トランジスタＰ３の１つのゲートおよび第３のｎチャネ
ルスイッチングトランジスタＮ３の１つのゲートと接続
されている。
スイッチングトランジスタＮ３を介して接地点ＧＮＤと
接続されており、他方において第１の加数入力端Ａは第
１のｐチャネルスイッチングトランジスタＰ１の１つの
ゲートおよび第２のｎチャネルスイッチングトランジス
タＮ２の１つのゲートに、また第２の加数入力端Ｂは第
２のＰチャネルスイッチングトランジスタＰ２の１つの
ゲートおよび第１のｎチャネルスイッチングトランジス
タＮ１の１つのゲートに接続されている。ナンドゲート
ＮＡＮＤ １の出力端は第３のｐチャネルスイッチング
トランジスタＰ３の１つのゲートおよび第３のｎチャネ
ルスイッチングトランジスタＮ３の１つのゲートと接続
されている。
第２の回路装置ＳＡ２は第４および第５のｐチャネルス
イッチングトランジスタレ４、Ｐ５および第４および第
５のｎチャネルスイッチングトランジスタＮ４、Ｎ５を
含んでいる。第４のｐチャネルスイッチングトランジス
タレ４の第１の端子がインパーク■１の出力端および第
５のｐチャネルスイッチングトランジスタＰ５の１つの
ゲートと接続されている。第４のｎチャネルスイッチン
グトランジスタＮ４の第１の端子は桁上げ入力端Ｃｉお
よび第５のｎチャネルスイッチングトランジスタＮ５の
１つのゲートと接続されている。この場合、第５のｐチ
ャネルスイッチングトランジスタＰ５ｔｉよび第５のｎ
チャネルスイッチングトランジスタＮ５は第２の並列回
路を形成し、その際に第５のｐチャネルスイッチングト
ランジスタＰ５の第１の端子は第１の回路装置ＳＡＩの
第２の出力端を介して、第５のｎチャネルスイッチング
トランジスタＮ５の第１の端子は第１の回路装置ＳＡＩ
の第３の出力端を介して、また第４のｐチャネルスイッ
チングトランジスタレ４のゲート端子および第４のｎチ
ャネルスイッチングトランジスタＮ４のゲート端子は第
１の直列回路ＳＡＩの第４の出力端を介して第１の回路
装置ＳＡＩと接続されている。この場合、和出力端Ｓは
それぞれ第４のｐチャネルスインチングトランジスタＰ
４および第４のｎチャネルスイッチングトランジスタＮ
４の第２の端子とも、それぞれ第５のｐチャネルスイッ
チングトランジスタＰ５および第５のｎチャネルスイッ
チングトランジスタＮ５の第２の端子とも接続されてい
る。
イッチングトランジスタレ４、Ｐ５および第４および第
５のｎチャネルスイッチングトランジスタＮ４、Ｎ５を
含んでいる。第４のｐチャネルスイッチングトランジス
タレ４の第１の端子がインパーク■１の出力端および第
５のｐチャネルスイッチングトランジスタＰ５の１つの
ゲートと接続されている。第４のｎチャネルスイッチン
グトランジスタＮ４の第１の端子は桁上げ入力端Ｃｉお
よび第５のｎチャネルスイッチングトランジスタＮ５の
１つのゲートと接続されている。この場合、第５のｐチ
ャネルスイッチングトランジスタＰ５ｔｉよび第５のｎ
チャネルスイッチングトランジスタＮ５は第２の並列回
路を形成し、その際に第５のｐチャネルスイッチングト
ランジスタＰ５の第１の端子は第１の回路装置ＳＡＩの
第２の出力端を介して、第５のｎチャネルスイッチング
トランジスタＮ５の第１の端子は第１の回路装置ＳＡＩ
の第３の出力端を介して、また第４のｐチャネルスイッ
チングトランジスタレ４のゲート端子および第４のｎチ
ャネルスイッチングトランジスタＮ４のゲート端子は第
１の直列回路ＳＡＩの第４の出力端を介して第１の回路
装置ＳＡＩと接続されている。この場合、和出力端Ｓは
それぞれ第４のｐチャネルスインチングトランジスタＰ
４および第４のｎチャネルスイッチングトランジスタＮ
４の第２の端子とも、それぞれ第５のｐチャネルスイッ
チングトランジスタＰ５および第５のｎチャネルスイッ
チングトランジスタＮ５の第２の端子とも接続されてい
る。
本発明による加算器セルでは、既に第２図中で使用され
た第２のオアナンドゲート０ＲＮＡＮＤ２は中央で分割
され、また桁上げ信号または反転された桁上げ信号によ
り駆動されるｎチャネルスイッチングトランジスタＮ５
およびｐチャネルスイッチングトランジスタＰ５が挿入
された。追加的に、第２のオアナンドゲート０ＲＮＡＮ
Ｄ２により駆動され、また桁上げ信号または反転された
桁上げ信号を伝達するｎチャネルスイッチングトランジ
スタＮ４およびｐチャネルスイッチングトランジスタレ
４が挿入された。加算器セルは、加数入力端ＡおよびＢ
における入力信号の一致の際には桁上げ入力端Ｃ１にお
ける桁上げ入力信号が第４のｎチャネルスイッチングト
ランジスタＮ４を介して和出力端Ｓに伝達され、加数入
力端ＡおよびＢにおける加数の不一致の際には桁上げ入
力端Ｃ１における反転された桁上げ入力信号が第４のｐ
チャネルスイッチングトランジスタレ４を介して和出力
端Ｓに伝達されるように機能する。第５のｎチャネルス
イッチングトランジスタＮ５および第５のｐチャネルス
イッチングトランジスタＰ５はこの電荷の流れを、“１
″が第４のｎチャネルスイッチングトランジスタＮ４を
介して、または０″が第４のｐチャネルスイッチングト
ランジスタレ４を介して伝達されるべきときには常に増
幅し、またこうしてスイッチングトランジスタＮ４また
はＰ４のカットオフ電圧だけの降下を回避する０本発明
による加算器セルのこの構成に基づいて、信号は加数入
力端Ａ、Ｂからも桁上げ入力端ＣＩからも和出力端Ｓま
たは桁上げ出力端Ｃ０へそれぞれただ２つのゲートを通
過する。実現された加算器セルによるシミュレーション
の結果、和および桁上げ信号の通過時間は近似的に等し
く、また従来の加算器セルのなかの信号に対する最大通
過時間よりも小さいことが確認された。
た第２のオアナンドゲート０ＲＮＡＮＤ２は中央で分割
され、また桁上げ信号または反転された桁上げ信号によ
り駆動されるｎチャネルスイッチングトランジスタＮ５
およびｐチャネルスイッチングトランジスタＰ５が挿入
された。追加的に、第２のオアナンドゲート０ＲＮＡＮ
Ｄ２により駆動され、また桁上げ信号または反転された
桁上げ信号を伝達するｎチャネルスイッチングトランジ
スタＮ４およびｐチャネルスイッチングトランジスタレ
４が挿入された。加算器セルは、加数入力端ＡおよびＢ
における入力信号の一致の際には桁上げ入力端Ｃ１にお
ける桁上げ入力信号が第４のｎチャネルスイッチングト
ランジスタＮ４を介して和出力端Ｓに伝達され、加数入
力端ＡおよびＢにおける加数の不一致の際には桁上げ入
力端Ｃ１における反転された桁上げ入力信号が第４のｐ
チャネルスイッチングトランジスタレ４を介して和出力
端Ｓに伝達されるように機能する。第５のｎチャネルス
イッチングトランジスタＮ５および第５のｐチャネルス
イッチングトランジスタＰ５はこの電荷の流れを、“１
″が第４のｎチャネルスイッチングトランジスタＮ４を
介して、または０″が第４のｐチャネルスイッチングト
ランジスタレ４を介して伝達されるべきときには常に増
幅し、またこうしてスイッチングトランジスタＮ４また
はＰ４のカットオフ電圧だけの降下を回避する０本発明
による加算器セルのこの構成に基づいて、信号は加数入
力端Ａ、Ｂからも桁上げ入力端ＣＩからも和出力端Ｓま
たは桁上げ出力端Ｃ０へそれぞれただ２つのゲートを通
過する。実現された加算器セルによるシミュレーション
の結果、和および桁上げ信号の通過時間は近似的に等し
く、また従来の加算器セルのなかの信号に対する最大通
過時間よりも小さいことが確認された。
第３図には第２図による加算器セルおよび第１図による
本発明による加算器セルに対する１つの機能表が示され
ている。この表から、和出力端Ｓは加数入力端Ａ＝Ｏ１
Ｂ＝１かつ桁上げ入力端ＣＩ＝０、または加数入力端Ａ
＝１、Ｂ＝０かつ桁上げ入力端Ｃｒ−０、または加数入
力端Ａ＝Ｏ１Ｂ＝０かつ桁上げ入力端Ｃｔ−１、または
加数入力端Ａ＝１、Ｂ＝１かつ桁上げ入力端Ｃ，＝１の
ときには“１”であることがわかる。桁上げ出力端Ｃ０
は加数入力端Ａ−１、Ｂ＝１かつ桁上げ入力端Ｃ，＝Ｏ
１または加数入力端Ａ−０、Ｂ＝１かつ桁上げ入力端Ｃ
ｌ−１、または加数入力端Ａ＝１、Ｂ＝Ｏかつ桁上げ入
力端Ｃｔ＝＝１、または加数入力端Ａ−１、Ｂ−１かつ
桁上げ入力端Ｃ３＝１のときには“１”である、加数人
力ｆａＡ、Ｂおよび桁上げ入力端Ｃ４のすべての他の入
力組み合わせに対しては和出力端Ｓおよび桁上げ出力端
Ｃ６はＯｎにセントされる。
本発明による加算器セルに対する１つの機能表が示され
ている。この表から、和出力端Ｓは加数入力端Ａ＝Ｏ１
Ｂ＝１かつ桁上げ入力端ＣＩ＝０、または加数入力端Ａ
＝１、Ｂ＝０かつ桁上げ入力端Ｃｒ−０、または加数入
力端Ａ＝Ｏ１Ｂ＝０かつ桁上げ入力端Ｃｔ−１、または
加数入力端Ａ＝１、Ｂ＝１かつ桁上げ入力端Ｃ，＝１の
ときには“１”であることがわかる。桁上げ出力端Ｃ０
は加数入力端Ａ−１、Ｂ＝１かつ桁上げ入力端Ｃ，＝Ｏ
１または加数入力端Ａ−０、Ｂ＝１かつ桁上げ入力端Ｃ
ｌ−１、または加数入力端Ａ＝１、Ｂ＝Ｏかつ桁上げ入
力端Ｃｔ＝＝１、または加数入力端Ａ−１、Ｂ−１かつ
桁上げ入力端Ｃ３＝１のときには“１”である、加数人
力ｆａＡ、Ｂおよび桁上げ入力端Ｃ４のすべての他の入
力組み合わせに対しては和出力端Ｓおよび桁上げ出力端
Ｃ６はＯｎにセントされる。
本発明により得られる利点は特に、加算器出力端に到達
するために加数入力端および桁上げ入力端における信号
が２つのゲートのみを通過すればよいこと、また本発明
による加算器セルの構成のために必要なスイッチングト
ランジスタが少数ですむことにある。
するために加数入力端および桁上げ入力端における信号
が２つのゲートのみを通過すればよいこと、また本発明
による加算器セルの構成のために必要なスイッチングト
ランジスタが少数ですむことにある。
第１図は“桁上げ−セーブ算術演算機構に対する本発明
による加算器セルの回路図、第２図は従来の加算器セル
の回路図、第３図は第１図および第２図による加算器セ
ルに対する機能表である。 Ｐ１〜Ｐ５・・・ｎチャネルスイッチングトランジスタ Ｎ１〜Ｎ５・・・ｎチャネルスイッチングトランジスタ ■。。・・・作動電圧 ＧＮＤ・・・接地点 Ｃ１・・・桁上げ入力端 Ａ、Ｂ・・・加数入力端 Ｃ０・・・桁上げ出力端 Ｓ・・・和出力端 ＳＡ１、ＳＡ２・・・第１および第２の回路装置１１・
・・インバータ ０ＲＮＡＮＤＩ〜０ＲＮＡＮＤ３・・・オアナンドゲー
ト ＮＡＮＤ１、ＮＡＮＤ２・・・ナンドゲートＩＧ ２
による加算器セルの回路図、第２図は従来の加算器セル
の回路図、第３図は第１図および第２図による加算器セ
ルに対する機能表である。 Ｐ１〜Ｐ５・・・ｎチャネルスイッチングトランジスタ Ｎ１〜Ｎ５・・・ｎチャネルスイッチングトランジスタ ■。。・・・作動電圧 ＧＮＤ・・・接地点 Ｃ１・・・桁上げ入力端 Ａ、Ｂ・・・加数入力端 Ｃ０・・・桁上げ出力端 Ｓ・・・和出力端 ＳＡ１、ＳＡ２・・・第１および第２の回路装置１１・
・・インバータ ０ＲＮＡＮＤＩ〜０ＲＮＡＮＤ３・・・オアナンドゲー
ト ＮＡＮＤ１、ＮＡＮＤ２・・・ナンドゲートＩＧ ２
Claims (1)
- 【特許請求の範囲】 １）インバータ（Ｉ１）、ナンドゲート（ＮＡＮＤ１）
およびオアナンドゲート（ＯＲＮＡＮＤ１）を有してお
り、第１および第２の加数入力端（Ａ、Ｂ）がナンドゲ
ート（ＮＡＮＤ１）に、桁上げ入力端（Ｃ＿ｉ）がイン
バータ（Ｉ１）に、ナンドゲート（ＮＡＮＤ１）の出力
端がオアナンドゲート（ＯＲＮＡＮＤ１）の１つのアン
ド入力端に、インバータ（Ｉ１）の出力端がオアナンド
ゲート（ＯＲＮＡＮＤ１）の第１のオア入力端に接続さ
れている桁上げ−セーブ算術演算機構に対する加算器セ
ルにおいて、第１および第２の加数入力端（Ａ、Ｂ）お
よびナンドゲート（ＮＡＮＤ１）の出力端が第１の回路
装置（ＳＡ１）と、また桁上げ入力端およびインバータ
（Ｉ１）の出力端が第２の回路装置（ＳＡ２）と接続さ
れており、第１の回路装置（ＳＡ１）の第１の出力端が
オアナンドゲート（ＯＲＮＡＮＤ１）の第２のオア入力
端と、また第１の回路装置（ＳＡ１）の第２、第３およ
び第４の出力端が第２の回路装置（ＳＡ２）と接続され
ており、第２の回路装置（ＳＡ２）の出力端が和出力端
（Ｓ）を、またオアナンドゲート（ＯＲＮＡＮＤ１）の
出力端が桁上げ出力端（Ｃ＿ｏ）を形成することを特徴
とする桁上げ−セーブ算術演算機構に対する加算器セル
。 ２）第１の回路装置（ＳＡ１）が第１、第２および第３
のｐチャネルスイッチングトランジスタ（Ｐ１、Ｐ２、
Ｐ３）および第１、第２および第３のｎチャネルスイッ
チングトランジスタ（Ｎ１、Ｎ２、Ｎ３）を含んでおり
、第１および第２のｐチャネルスイッチングトランジス
タ（Ｐ１、Ｐ２）が第１の直列回路を形成し、また第３
のｐチャネルスイッチングトランジスタ（Ｐ３）がそれ
に対して並列に接続されており、第１の直列回路の第１
の端子および第３のｐチャネルスイッチングトランジス
タ（Ｐ３）の第１の端子が供給電圧（Ｖ＿Ｄ＿Ｄ）と接
続されており、第３のｐチャネルスイッチングトランジ
スタ（Ｐ３）の第２の端子が第１の直列回路の第２の端
子と、第１および第２のｎチャネルスイッチングトラン
ジスタ（Ｎ１、Ｎ２）から成る第１の並列回路の第１の
端子と、第１の回路装置（ＳＡ１）の第１の出力端を介
してオアナンドゲート（ＯＲＮＡＮＤ１）の第２のオア
入力端と、また第１の回路装置（ＳＡ１）の第２、第３
および第４の出力端を介して第２の回路装置（ＳＡ２）
と接続されており、第１の回路装置（ＳＡ１）の第２の
端子が第３のｎチャネルスイッチングトランジスタ（Ｎ
３）を介して接地点（ＧＮＤ）と接続されており、第１
の加数入力端（Ａ）が第１のｐチャネルスイッチングト
ランジスタ（Ｐ１）のゲートおよび第２のｎチャネルス
イッチングトランジスタ（Ｎ２）のゲートと、第２の加
数入力端（Ｂ）が第２のｐチャネルスイッチングトラン
ジスタ（Ｐ２）のゲートおよび第１のｎチャネルスイッ
チングトランジスタ（Ｎ１）のゲートと、またナンドゲ
ート（ＮＡＮＤ１）の出力端が第３のｐチャネルスイッ
チングトランジスタ（Ｐ３）のゲートおよび第３のｎチ
ャネルスイッチングトランジスタ（Ｎ３）のゲートと接
続されていることを特徴とする請求項１記載の加算器セ
ル。 ３）第２の回路装置（ＳＡ２）が第４および第５のｐチ
ャネルスイッチングトランジスタ（Ｐ４、Ｐ５）および
第４および第５のｎチャネルスイッチングトランジスタ
（Ｎ４、Ｎ５）を含んでおり、第４のｐチャネルスイッ
チングトランジスタ（Ｐ４）の第１の端子がインバータ
（Ｉ１）の出力端および第５のｐチャネルスイッチング
トランジスタ（Ｐ５）のゲートと接続されており、第４
のｎチャネルスイッチングトランジスタ（Ｎ４）の第１
の端子が桁上げ入力端（Ｃ＿ｉ）および第５のｎチャネ
ルスイッチングトランジスタ（Ｎ５）のゲートと接続さ
れており、第５のｐチャネルスイッチングトランジスタ
（Ｐ５）および第５のｎチャネルスイッチングトランジ
スタ（Ｎ５）が第２の並列回路として構成されており、
第５のｐチャネルスイッチングトランジスタ（Ｐ５）の
第１の端子が第１の回路装置（ＳＡ１）の第２の出力端
を介して、第５のｎチャネルスイッチングトランジスタ
（Ｎ５）の第１の端子が第１の回路装置（ＳＡ１）の第
３の出力端を介して、また第４のｐチャネルスイッチン
グトランジスタ（Ｐ４）のゲート端子および第４のｎチ
ャネルスイッチングトランジスタ（Ｎ４）のゲート端子
が第１の直列回路（ＳＡ１）の第４の出力端を介して第
１の回路装置（ＳＡ１）と接続されており、和出力端（
Ｓ）がそれぞれ第４のｐチャネルスイッチングトランジ
スタ（Ｐ４）および第４のｎチャネルスイッチングトラ
ンジスタ（Ｎ４）の第２の端子並びに、それぞれ第５の
ｐチャネルスイッチングトランジスタ（Ｐ５）および第
５のｎチャネルスイッチングトランジスタ（Ｎ５）の第
２の端子に接続されていることを特徴とする請求項２記
載の加算器セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3814639 | 1988-04-29 | ||
| DE3814639.8 | 1988-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01312626A true JPH01312626A (ja) | 1989-12-18 |
| JP3137629B2 JP3137629B2 (ja) | 2001-02-26 |
Family
ID=6353255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01105724A Expired - Fee Related JP3137629B2 (ja) | 1988-04-29 | 1989-04-25 | 桁上げ‐セーブ算術演算機構に対する加算器セル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4893269A (ja) |
| EP (1) | EP0339514B1 (ja) |
| JP (1) | JP3137629B2 (ja) |
| CA (1) | CA1312384C (ja) |
| DE (1) | DE58909402D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576765A (en) * | 1994-03-17 | 1996-11-19 | International Business Machines, Corporation | Video decoder |
| US6543177B1 (en) | 1999-03-26 | 2003-04-08 | Atlantic Gillnet Supply, Inc. | Acoustically visible fishing net |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148530A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | デイジタル加算回路 |
| JPS61262928A (ja) * | 1985-05-17 | 1986-11-20 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0111021A1 (de) * | 1982-12-08 | 1984-06-20 | Deutsche ITT Industries GmbH | Binärer MOS-Paralleladdierer mit geschaltetem Übertrag |
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| NL8400408A (nl) * | 1984-02-09 | 1985-09-02 | Philips Nv | Logische optelschakeling. |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
| DE3687778D1 (en) * | 1985-09-30 | 1993-03-25 | Siemens Ag | Addierzelle fuer carry-ripple-addierer in cmos-technik. |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
-
1989
- 1989-03-17 US US07/324,807 patent/US4893269A/en not_active Expired - Lifetime
- 1989-04-21 EP EP89107269A patent/EP0339514B1/de not_active Expired - Lifetime
- 1989-04-21 DE DE58909402T patent/DE58909402D1/de not_active Expired - Fee Related
- 1989-04-25 JP JP01105724A patent/JP3137629B2/ja not_active Expired - Fee Related
- 1989-05-01 CA CA000598293A patent/CA1312384C/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148530A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | デイジタル加算回路 |
| JPS61262928A (ja) * | 1985-05-17 | 1986-11-20 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4893269A (en) | 1990-01-09 |
| EP0339514B1 (de) | 1995-08-30 |
| EP0339514A3 (de) | 1991-09-04 |
| JP3137629B2 (ja) | 2001-02-26 |
| CA1312384C (en) | 1993-01-05 |
| EP0339514A2 (de) | 1989-11-02 |
| DE58909402D1 (de) | 1995-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6469541B2 (en) | Exclusive Or/Nor circuit | |
| US6301600B1 (en) | Method and apparatus for dynamic partitionable saturating adder/subtractor | |
| US5491653A (en) | Differential carry-save adder and multiplier | |
| US6904447B2 (en) | High speed low power 4-2 compressor | |
| JPS60157334A (ja) | 論理回路 | |
| US6052008A (en) | Generation of true and complement signals in dynamic circuits | |
| JPS595349A (ja) | 加算器 | |
| US5636157A (en) | Modular 64-bit integer adder | |
| JPS60116034A (ja) | 加算回路 | |
| JP2519227B2 (ja) | 桁上げ伝播速度を増加させるダイナミック論理回路を含むグル−プ段を有する並列リバイナリ加算回路 | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JP3396720B2 (ja) | 部分積生成回路 | |
| US6055557A (en) | Adder circuit and method therefor | |
| US20210124558A1 (en) | Full adder cell with improved power efficiency | |
| JPH01312626A (ja) | 桁上げ‐セーブ算術演算機構に対する加算器セル | |
| US5724249A (en) | System and method for power management in self-resetting CMOS circuitry | |
| US7290027B2 (en) | Circuit suitable for use in a carry lookahead adder | |
| US11294631B2 (en) | Full adder cell with improved power efficiency | |
| JPS63129418A (ja) | 演算論理回路 | |
| US7085796B1 (en) | Dynamic adder with reduced logic | |
| JPH11305994A (ja) | データ処理装置 | |
| US4805130A (en) | Arithmetic and logic circuit stage | |
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| US6794903B2 (en) | CMOS parallel dynamic logic and speed enhanced static logic | |
| KR100253302B1 (ko) | 전가산기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |