JPH01314017A - ディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ロヂ ジタル・アナ％変換器に関する。

知であり、情報を表わすディジタル信号を同じ情豐り゛ 報を表わすアナ≠５信号に変換するのに使用される。計
測装置では、Ｄ／Ａ変換器は、受信したディジタル信号
を、該受信ディジタル信号で表わされた装置機能または
システム機能を行うように計口２” 測器の内部回路に加えられるアナ≠詣信号に変換するの
に使用される。一つの計測器が複数のＤ／Ａ変換器を使
用して対応する複数の装置機能を制御することができる
。Ｄ／Ａ変換器は現在いろいろな多数の構成および形式
で利用することができるが、最新の計測工学は現在利用
できるＤ／Ａ変換器では満たすことができない一組の制
約と必要条件とを課している。前述のように、一つの計
測器は複数のＤ／Ａ変換器を使用する必要があることが
ある。空間は計測器にとって貴重な場合が甚だ多いから
、必要な複数のＤ／Ａ変換器が占有する空間は最小限で
なければならない。このため必要な複数のＤ／Ａ変換器
を複数の個別装置から構成するのではなく単一チップ上
に設置すべきであるという要求事項が生ずる。

計測器の複数のＤ／Ａ変換器は、異なる変換器は異なる
装置機能を制御することになるから、必ずしも同じ形式
である必要はない。これら機能の成るものは複雑である
。他のものは比較的簡単である。第１のＤ／Ａ変換器は
多数の個別ステップを備えたアナログ出力信号を発生す
ることにより複雑な機能を制御することができる。これ
には出力信号に異なる６５５３６のレベルを発生するた
めに１６ビツ）Ｄ／Ａ変換器を使用しなければならない
ことがある。他の変換器は２５６の異なる振幅を備えた
出力信号を発生するだけでよい。更に他の変換器は「肯
定または否定」あるいは「オン／オフ」の機能のような
比較的簡単な機能を行うことができる。この場合には、
１ビツト変換器が適当になる。異なるビット・サイズの
データワードで動作する変換器の必要性からこれまでは
異なるＡ／Ｄ変換装置を使用する必要があった。このた
め計測器構成の費用および複雑さが増大する。

現在の最新技術の計測工学では出力電圧や、計測器を動
作させる信号のその他の仕様に関して極端に厳密な公差
が必要である。このためＤ／Ａ変換器は出力信号の振幅
ばかりでなく信号の持続時間に関しても対応して厳密な
公差を持つ出力信号を発生することが必要である。

多数の異なる形式のＤ／Ａ変換器を現在利用可能である
が、上記特性要件のすべてを満たすもので利用可能なも
のは皆無である。Ｄ／Ａ変換器は主として個別装置とし
て利用できるが複数の変換器を備えたチップ設置のもの
としては利用できない。１ビツト、４ビツト、８ビツト
、１６ビツトなどのような異なるデータ・ビット数を含
む入力信号で動作することができるＤ／Ａ変換器は存在
しない。

上述に鑑みＤ／Ａ変換器は周知であり広く使用されてい
るが、最新技術の計測工学で現在利用できる変換器を上
記必要条件のすべてを満たすように使用することが問題
である。

Ｕ発明の目的コ 本発明は比較的簡単な回路構成で複数チャンネル・ディ
ジタル・アナ＝ｚ゛変換器を提供することを目的とする
。

［発明の概要コ 本発明は現在の計測工学の要求に合致する多重チャンネ
ルＤ／Ａ変換器を提供することにより上述の問題点を解
決し、技術的進歩を達成している。

本発明のＤ／Ａ変換器は、異なる変換器が異なるビット
数を有するディジタル入力信号により動作することがで
きるようにして単一チップ上に複数の変換器を実現して
いる。本発明の変換器は１ワードあたり１６データ・ビ
ットのビット容量を持つシステムについて信号あたり１
データ・ビットから信号あたり１６データ・ビットまで
のどれでも含むディジタル信号に応答することができる
。必要ならば、更に粒度の高い変換器が必要な場合およ
びシステムのハードウェアがより大きなデータワードを
受入れるのに適している場合、１ワードあたり１６デー
タ・ビットを超えて使用することができる。変換器チッ
プが受取る各入力ワードはアドレス・ビットとデータ・
ビットとを共に備えている。アドレス・ビットはチャン
ネル、すなわち、チップ上の１６個の変換器の内の特定
の一つ、を指定するのに使用される。ワードのデータ・
ビットはアドレス・ビットにより指定された変換器に加
えられるべきディジタル信号を表わす。

本発明のＤ／Ａ変換器は間接形式のものである。

この意味は変換器がデータ・ビットの２進パターンを受
取り、ビットを処理し、ビットの２進値にしたがって変
調された一連のパルスから成る出力信号を発生するとい
うことである。変調された出力パルスは変換器と関連す
る積分フィルタに加えられ、その振幅がデータ・ビット
の２進値に等しい多数のステップを備えたアナログ出力
信号を得る。たとえば、１ビツトのデイ′ジタルイ言号
がチッ受信するとき、最大５ボルトの出力を有するシス
テムについて０と２．５ボルトとの間で変化することが
できると仮定する。この場合には、フィルタの出力信号
は２進入力Ｏに対して０ボルトとなり、２進入力信号１
に対して２．５ボルトとなる。１６ビツト・データワー
ドに対して最大５ボルトを有するシステムにおいて１ビ
ツト・データワードに対する最大出力電圧の式は次のと
おりである。

他のＤ／Ａ変換器が１６ビツト入力信号で動作すれば、
最後に記した変換器と関連するフィルタの出力が６５．
５３６の異なる増進により０と５ボルトとの間を変化す
る。これはステップあたり７６．２マイクロボルトに等
しい。同様に、他のＤ／Ａ変換器が８ビット入力信号で
動作すれば、関連フィルタの出力は各ステップの振幅が
１９．５３１２　ミ！７ボルトで２５６の異なるステッ
プで０と４．９８ボルトとの間で変化する。１６ビツト
・データワードに対して最大５ボルトを有するシステム
において８ビツト・データワードで利用できる最大出力
電圧の式は次のとおりである。

２１＠ 前述の説明は、フィルタが非反転であり、そのゲインが
１であり、オフセットが無いと仮定している。必要なら
ば、他のフィルタを使用することができる。したがって
、フィルタからの最大電圧は入力信号のビット数によっ
て変る。

変換器のパルス出力信号により比較的簡単で廉価な２極
フイルタを使用することができる。この出力信号は入力
信号のデータ・ビットの２進値によって変る各入力信号
に応じて発生されたパルスの数および／または幅を有す
るパルスの流れから構成されている。ワードの最下位ビ
ット（ＬＳＢ）（ビット０）だけが１であれば、出力信
号の流れは１ワ一ド期間あたり一つの狭いパルスから構
成される。入力信号が次に高いビットでだけ１（２進数
２）である場合には、出力信号はワード期間あたり二つ
の狭いパルスを備えたものになる。同様に、第３位ビッ
トでだけ１　（２進数４）である入力信号は四つの狭い
パルスを有する出力信号を発生する。ビット８だけが高
い信号（２進数２５６）は２５６個の狭いパルスを有す
る出力信号を発生する。換言すれば、０と２５６との間
の範囲の２進値を有するデータワードを受取ると、受取
った２進ワードの低位８ビツト（ビット７・・・・・・
０）の２進値に等しい多数の狭いパルスを有する出力信
号を発生する。これを「繰返し数変調（レート変調）」
と言う。

データ・ビットの２進値が２５６より大きい入力信号は
繰返し数変調と幅変調との両パルスを備えた出力信号を
発生する。受取ったデータ・ビットの異なる各パターン
から、発生したパルスの数あるいはパルスの幅に関して
独特な複数のパルスを有する出力信号が発生する。この
種の変調は、パルス出力信号を受取りこれをアナログ信
号に変換するフィルタに関する要求が少なくなるという
点で有利である。繰返し数変調だけを行う場合には、発
生する出力信号は１ビツトワードに対して１パルスから
１６ビツトワードに対して６５５３６パルスまで変る。

この種の変調の短所はフィルタの出力に雑音信号を発生
する可能性がある高周波を含んでいるということである
。この変調はまた、統計的に、同じエネルギ・レベルす
なわち振幅を持たない一つ以上のパルスを生ずる可能性
がある。これはフィルタにより発生されるアナログ信号
の振幅に影響するので、得られる出力信号は入力信号に
より指定された精密な振幅のものではなくなる。他方、
純粋な幅変調を行うと、フィルタは、高周波信号の場合
よりろ波するのが難しい低周波を取扱わなければならな
くなる。この低い周波数では本発明の構成の場合より複
雑なあるいはかさばるフィルタが必要になる。本発明の
変換器のディジタル部分に繰返し数・幅・複合変調を使
用すれば、発生した繰返し数・幅・変調パルスを受信し
、これを振幅変調信号に変換する比較的簡単なフィルタ
を使用することができる。

高品質計測工学では計測器に使用する信号について精密
な公差が必要であることを既に記した。

これは本発明においては精密な電圧を有する出力信号を
発生するＤ／Ａ変換器を使用することによっで達成され
る。たとえば、各フィルタの出力信号を精度に０と５ボ
ルトとの間で変えたい場合には、信号の上の方の振幅５
ボルトは数マイクロボルト以内で正確でなければならな
い。０ボルトの基準が同程度の正確さであることも必要
である。

これはフィルタの５ボルトの上限および０ボルトの下限
を発生する電圧を安定にする一つ以上のＤ／Ａ変換器を
使用することによる本発明により達成される。

チップ上の複数の各Ｄ／Ａ変換器はデータ・ビット数の
異なるディジタル信号に応じて動作することができる。

たとえば、一つの変′換器は１ビツト・データ信号を受
取ることにより動作することができる。他の変換器は最
大ビット幅が１６のシステムについて、２ビット信号か
ら以下同様に最大１６ビツトの信号を受取って動作する
ことができる。

本発明のこの特徴は複数の同じＤ／Ａ変換器を備えた一
つのチップを一つの計測器に使用して異なる機能を行い
、各機能を所要機能を達成するのに必要なビット数だけ
を備えたデータワードを受取ることにより制御すること
ができる点で有利である。したがって、機能が単なるオ
ン・オフ機能である場合には、簡単な１ビツト・データ
ワードを第１の変換器に加えて１ビット入力信号の２進
値同じチップ上の他の変換器は１６ビツト・データワー
ドを受信したことに応じて動作しＯと５ボルト要とする
計測器の機能を制御することができる。

他の変換器は０と１６ビツトとの間の他のビット数を有
する入力信号を受信したことに応じて動作することがで
きる。

要約すれば、本発明の複数チャンネル変換器は高品質計
測工学の要求に合致する。この変換器は一つのチップ上
に１６の異なる変換器を備え、その各々は複数のアドレ
ス・ビットと一つ以上のデータ・ビットとを有するデー
タワードを受取ったことに応じて動作する。ワードの中
のデータ・ビットの数は、ワードにより制御されるシス
テム機能と変換器が発生する出力信号に必要な粒度とに
よって決まる。チップ上の異なる変換器はデータ・ビッ
ト数の異なる入力ワードを受取ったことに応じて動作す
ることができる。これにより異なるＤ／Ａ変換器を、受
信する入力信号のビット幅にしたがって注文選択する必
要が無くなる。

［発明の実施例］ 第１図の説明 第１図はディジタル回路１０１１出力電圧安定器１０２
−０　、および出力フィルタ１０２−１〜１０２−１５
から構成される本発明の複数チャンネルＤ／Ａ変爪 換器を択す。ディジタル回路１０１は論理回路１０３と
、１０４−０〜１０４−１５と記した１６区画を備えた
インターフェース１０４とから成る。

信号源１１６〜１１９は、それぞれ、導体１２１〜１２
４を通して信号をそれぞれ論理回路１０３の入力に加え
る。要素１１６はリフレッシュ・クロック信号（ＤＡＣ
ＣＬＫ）を導体１２１に加える。要素１１７はアドレス
・ビットとデータ・ビットとを備えたデータワードを導
体１２２に加える。要素１１８はデータ・ラッチ信号（
Ｄ　Ｌ’）を導体１２３に加え、要素１１９はデータ・
ロード・クロック信号（ＤＣＬＫ）を導体１２４に加え
る。

第２図、第３図、および第４図は要素１１７が発生して
順次リード１２２に加える形式のデータワードを示して
いる。これは第２図にワードＷＯ，Ｗｌ、Ｗ２、Ｗ３な
どにより示しである。第２図のワードは第３図および第
４図に示すようなビット・パターンを備えることができ
る。第３図は１６データ・ビットを備えたワードのビッ
ト・パターンを示す。

第４図はｌデータ・ビットを備えたワードのビット・パ
ターンを示す。第３図のワードは四つのアドレス・ビッ
トＡｎ、ＡＩ、Ａ２、およびＡ３とこれに続＜Ｄｏ〜Ｄ
１５と記した１６個のデータ・ビットとを備えている。

第４図は四つのアドレス・ビットとＤ１５と記した一つ
のデータ・ビットとを備えた１ビツト・データワードを
示している。異なるデータ数を備えた他のワードはリー
ド１２２に加えることができるが、図示しないデータワ
ードのデータ・ビットの可能な範囲は２から１５まで延
びている。ワードの中のビット数はワードによって制御
されるシステム機能によって決まる。先に記したとおり
、比較的簡単なオン・オフ機能は第４図の１ビツト・デ
ータワードにより制御することができるが、複雑な機能
は第３図の１６ビツトのデータワードにより制御するこ
とができる。

第２図に示すように順次に受信されるワードは互いに機
能的関係を持っている必要はない。たとえば、ワードＷ
ＯはワードのＡアドレス・ビットの値にしたがって本発
明のＤ／Ａ変換器の１６チヤンネルの内のどの一つにも
伝えることができる。

ワードＷ１はＷＯが持っていると同じアドレスを持つこ
とができ、次に同じ変換器チャンネルに伝えられる。代
りとして、ワードＷｌを他の１５チヤンネルのどれにも
伝えることができる。ワードＷ２はワードＷＯまたはワ
ードＷｌと同じチャンネルに伝えることができ、あるい
は異なるチャンネルに伝えることができる。同様に、第
２図のワードはすべて同じ変換器チャンネルに伝えるこ
とができるが、この場合、それらのワードは同じアドレ
ス・ビットを備えている。代りとして、これらのワード
をすべて異なるチャンネルに伝えることができ、この場
合、それぞれは異なるアドレス・ビットを備えることに
なる。要するに、要素１１７により発生される複数のワ
ードと導体１２２を通して論理回路１０３に加えられ複
数のワードの間には必要な関係は存在しない。

論理回路１０３は、受取ったワードの四つのＡビットに
より規定することができる、可能な１６のアドレスに一
つづつ、１６０区画を備えている。ワードのアドレスと
データ・ビットとは、導体１２４に加えられるデータ・
ロード・クロック信号（ＤＣＬＫ）の制御の下に論理回
路１０３により、１ビツトづつ順次に共通シフトレジス
タに入れられる。

ワードのすべてのビットがシフトレジスタに入ってしま
ったら、データ・ビットは了ドレス・ビットの制御の下
に、導体１２３に乗っているラッチ信号（ＤＬ”）によ
りラッチの該当する区画にラッチされる。

ラッチに格納されるデータ・ビットは２進から繰返し数
・幅・複合変調パルス信号に変換され、導体１２５を通
ってインターフェース１０４に加えられる。インターフ
ェース１０４には１６０区画があり、その各々は論理回
路１０３の区画の一つと関連している。したがって、イ
ンターフェース区画１０４−〇はＡビットに対する０の
アドレスにより規定される回路１０３の区画と関連する
。インターフェース区画１０４−１５は２進値１５を有
するアドレス・ビットにより規定される回路１０３の区
画と関連する。

インターフェース１０４の１区画に加えられる繰返し数
・幅・変調信号は、要素１０２−０〜１０２−１５の対
応する一つに延びている出力リード１０６−０〜１０６
−１５の対応する一つを通ってインターフェースから加
えられる。フィルタ要素１０２−１〜１０２−１５の各
々は関連する経路１０６−の繰返し数・幅・変調信号を
ろ波し、このような各信号を対応するアナログ出力信号
に変換する。フィルタ１０２−１〜１０２−１５により
発生した出力信号は出力導体１１３−１〜１１３−１５
の関連する一つに加えられる。

要素１０２−０は出力電圧安定器であって、径路１０６
−０の繰返し数・幅・変調信号を受取り、これを使用し
て径路１１３−０によりインターフェース１０４の上側
の入力に加えられる＋Ｖ電位の値を制御する。径路１０
６−０の信号はポテンショメータ１２６の上側の入力に
加えられる。ポテンショメータのタップ１２７は信号を
ＲＣ回路１２８および１２９を通して比較器１０７の下
側の入力まで延びている。

比較器１０７の上側入力１１１は精密な電圧基準信号（
ＶＲＥＦ）を受取る。ＶＲＥＦは＋１ボルトと＋４ボル
トの間の範囲に入ることができる一定電圧基準である。

比較器１０７はその径路１１３−０上の出力をほぼ＋５
ボルトに保持する。ダイオードＤ１およびＤ２は径路１
１３−０の電位がいずれかの方向に回路の最初のパワー
アップ時にダイオードの降下以上に５ボルトから異なる
ことのないようにするクランプである。

システムを初期設定するセットアツプ時に、ポテンショ
メータのタップ１２７は、径路１１３−１に乗っている
出力が１６個のデータ・ビットがすべて１であるワード
が論理回路１０３のチャンネル０と１との双方に加えら
れるときは必ず精密に５ボルトであるように調節される
。この全部が１の信号がチャンネル０と１とに加えられ
ると繰返し数・幅・複合変調出力信号が発生し、これは
径路１２５によりインターフェース１０４の区画１０４
−０および１０４−１に加えられる。そこから、信号は
径路１０６−０を通って、そのスライダ１２７が出力１
１３−〇が約５ボルトになるように調節されているポテ
ンショメータ１２６の最上部に加えられる。り一ド１１
３−０に乗っている＋Ｖ倍信号、フィルタ１０２−１〜
１０２−１５に加えられるパルス信号が精密に既知の値
を持ち、したがって、フィルタの１１３−１〜１１３−
１５のアナログ出力信号の最大値を精密に決めることが
出来るようにするために何時でも精密に調整されている
ことが重要である。全部が１の信号がチャンネルｌに加
えられると径路１１３−１にかかっている電圧が５ボル
トであることを確認する測定を行うことができる。これ
については後に更に詳細に説明する。

第１図の機能を部分的に要約すれば、連続する入力ワー
ドがリード１２２に加えられる。各ワードのデータ・ビ
ットは各ワードのＡアドレス・ビットの制御下で論理回
路１０３の適切な区画に向けられる。各ワードのデータ
・ビットは論理回路１０３により繰返し数・幅・変調パ
ルス信号に変換され、インターフェース１０４の関連区
画を通して導体１０６−０〜１０６−１５の関連する一
つに伝えられる。繰返し数・幅・変調パルスは径路１０
６−０を通って出力電圧安定器１０２−０に、または径
路１０６−１〜１０６−１５を通ってフィルタ　１０２
−１〜１０２−１５の一つに加えられる。フィルタが受
取った信号は径路１２２により受は取られた関連ワード
の２進値を表すアナログ信号に変換される。径路１１３
−１〜１１３−１５に乗っている信号は受取っｔこ各デ
ータワードと関連するシステム機能を行う。径路１０６
−０に加えられた信号はインターフェース１０４への＋
Ｖ入力電圧を安定化する。この電圧はほぼ５ボルトに保
持されるのでフィルタへの入力信号とフィルタが発生し
た出力信号とは精密に制御された値に保持される。

径路１１３−に乗っている信号はフィルタ　１０２−１
〜１０２−１５の出力で０と５ボルトとの間で変わるこ
とができると仮定する。また１６データ・ビットのすべ
てが１であるワードを受取るものと仮定する。このワー
ドは論理回路１０３の該当する区画に入れられ、これら
の回路により処理され、インターフェース１０４に加え
られ、径路１０６−に繰返し数・幅・変調信号として現
れる。この信号は変調信号を積分して一定振幅５ボルト
のアナログ出力信号を発生する関連フィルタ　１０２−
により受取られる。この５ボルトの信号はその１６デー
タ・ビットのそれぞれが１である径路１２２に乗ってい
る受信ワードに対するフィルタの最大出力である。

すべてが０の受信ワードを受取った場合には、フィルタ
　１０２−は振幅が０ボルトの出力信号を発生する。そ
のデータ・ビットが０とすべて１との間の２進値を有す
る他のワードを受取るとこれら他のワードの受取られた
データ・ビットの値を表すアナログ出力信号を発生する
。

第１図の左側は信号を導体１２１−１２４に加える信号
源１１６〜１１９を示す。要素１１６−１１９は分離し
た要素として示しであるが、これらの要素は、望むなら
、プログラム制御の下に動作して導体１２１〜１２４が
必要とする信号のすべてを発生するマイクロプロセッサ
を備えることができる。第１図は簡単のためおよび発明
を理解しやすくするため分離した装置として表示しであ
る。本発明は要素１１６〜１１９のすべての機能を行う
一つのプログラム制御指導マイクロプロセッサを使用し
て実用化することができることを理解すべきである。

第５図の説明 第５図は第１図の論理回路１０３とインターフェース１
０４との更に詳細な細目を示している。入力導体１２１
〜１２４は第５図の左側に示しである。これら導体は第
１図と関連して説明したように同じ信号を論理回路１０
３に加える。データ・リフレッシュ・クロック信号（Ｄ
ＡＣＣＬＫ）は導体１２１を通して１６ビツト２進カウ
ンタ５０４に加えられる。

ＤＡＴＡワードは導体１２２を通ってシフトレジスタ５
０１の上側入力に加えられる。データ・ロード・クロッ
ク信号（ＤＣＬＫ）は導体１２４を通ってシフトレジス
タ５０１の左下入力に加えられる。データ・ラッチ信号
（ＤＬ”）は導体１２３を通してシフトレジスタ５０１
の下側入力に加えられる。データ・ラッチ信号は導体１
２３を通って４から１６のアドレス復号器５０９の左入
力にも加えられる。

論理回路１０３は更に１６区画の１６ビツト・データ・
ラッチ５１４．１６区画の１６ピツト修正２進速度乗算
器（ＢＲＭ）　５１６　、および１６個のフリップ・７
０ツブ５１７を備えている。これら回路の機能について
は後に詳細に説明する。

第３図及び第４図に示す形式のデータワードは導体１２
２を通してシフトレジスタ５０１の１左入力に加えられ
る。データ・ロード・クロック信号（ＤＣＬ：Ｋ）はワ
ードの各ビットが径路１２２を通ってシフトレジスタ５
０１の左下入力に加えられるようにして径路１２４に加
えられる。各ＤＣＬＫ信号は導体１２２により同時に受
信されるビットをシフトレジスタ５０１に記録する。

’ＩＫ９図１１ＤＡＴＡパルスとＤＣＬＫパルスとの関
係を示す。データ・パルスは第９図の線９０２の上に、
ＤＣＬＫパルスは線９０１の上に示しである。

線９０２の上のデータ・パルスはパルスにより表される
データ・ビットが２進数の１であるかＯであ上のＤＣＬ
Ｋパルス・データ・クロックは少なくとも１０す哀秒だ
けデータ・パルスに先行する。ＤＣＬＫパルスの立上が
り縁は関連するデータ・パルスを直列にシフトレジスタ
５０１に移行させる。

線９０１の上で、ＤＣＬＫパルスは時刻ｔｏで負の遷移
を有している。データ・パルスはパルスにより表される
ビット値に応じて時刻ｔ１で正または負の遷移を有する
ことができる。ＤＣＬＫパルスは時刻ｔ２で立上がり遷
移を備えており、これは線９０２の上の関連するデータ
・パルスをシフトレジスタ５０１に記録する。プロセス
は反復し、次のＤＣＬＫパルスが第９図の次の時刻ｔｏ
で負の遷移を行い、次のｔ２の時刻で正の遷移を行い、
これは線９０２上の次のパルスをクロックする。

線９０２に乗っている最も左のデータ・パルスは受信デ
ータワードの最初のビットであると仮定することができ
る。この場合には、それはワードの最下位ピッ）　（Ｌ
ＳＢ）である。これはＬＳＢデータ・ビットである。

ＤＣＬＫパルスの最高クロツタ速度は２０メガヘルツで
あり、デユーティ・サイクルは５０％である。

ＤＣＬＫパルスはビットが径路１２２に加えられるとき
に限り発生される。ＤＣＬＫ信号はワードのすべてのビ
ットがレジスタ５０１に移されてからは高゛い状態にな
っている。これを第１θ図の線１００１により示す。移
入されたワードの最後のビットはアドレスの最上位ビッ
ト　（ＭＳＢ）である。シフトレジスタ５０１はシフト
レジスタの各読出しの後ではクリアされるから、１６未
満のデータ・ビットを使用して受信データワードを表す
ことができる。

第５図の回路はＮビットのディジタル・アナログ変換器
として動作する。ただし、Ｎは１ワードに対して１６未
満のデータ・ビットが受信される場合、１６以下である
。ワードのデータ・フィールドのＭＳＢの後には第３図
および第４図に示すように必ず四つのＡアドレス・ビッ
トが続く。

第１θ図は線１００１の上のＤＣＬＫパルス、線１００
２の上のワードの最後に受信されたビット（アドレスの
ＭＳＢ）、および線１００３の上のＤＬ”　　（データ
・ラッチ・イネーブル）パルスの間の関係を示している
。線１００１の上のＤＣＬＫパルスは時刻ｔ０で負に向
かう遷移を持っている。線１００２の上の最後に受信さ
れたビット　（ＭＳＢアドレス・ビット）は時刻ｔｌに
その最初の遷移を持っている。

時刻ｔ２で、ＤＣＬＫパルスの正に向かう遷移が線１０
０２の上のビットをシフトレジスタ５０１に記録する。

線１００３の上のＤＬ”パルスは時刻ｔ２より約２５す
風秒後の時刻ｔａに負に向かう遷移を備えている。時刻
ｔｂでのＤＬ”パルスの正に向かう遷移はシフトレジス
タの読出しを行わせ、このとき、シフトレジスタ内にあ
るビットが径路５０７および５０８を通って並列に加え
られる。径路５０７は四つのＡ−アドレス・ビットを受
取る。径路５０８はＤ−データ・ビットを受取る。１６
個のデータ・ビットを有する受信ワードの場合、径路５
０８は１６個の並列データ・ビットを受信する。

四つのＡ−アドレス・ビットは径路５０７を通って復号
器５０９に加えられ、復号器５０９は１６の内１個の出
力信号を発生してシフトレジスタ５０１からのデータ・
ビットを入れるべきラッチ５１４の区画と関連する径路
５１３を備えた１６の内の一つの導体を作動させる。径
路５１３のこの一つの導体の作動と同時に、シフトレジ
スタ５０１の中のデータ・ビットが径路５０８を通って
ラッチ５１４の１６区画全部の入力に加えられる。ただ
し、ラッチ５１４の、径路５０８の上のデータ・ビット
を登録するラッチ５１４０区画だけは径路５０７の上の
アドレス・ビットにより規定される一つの区画である。

時刻ｔｂにおける線１００３および１１０１の上のＤＬ
”信号の立上がり縁はシフトレジスタ５０１がＤＣＬＫ
パルスの次の立下り縁でクリアされる準備をする。ＤＬ
”信号はワードのデータ・ビットが時刻ｔｂにシフトレ
ジスタ５０１から読出されてからは第１１図に示すよう
に高い状態になっている。正常動作では、ＤＬ”信号と
ＤＣＬＫ信号とは決して同時に低くなることはない。線
１００３と線１１０１との上のＤＬ”信号の最小幅は２
５す次秒である。シフトレジスタのリセットがその後で
時刻ｔｏに線１１０２の上のＤＣＬＫ信号の立下り縁に
より行われる。

これは次のワードのＬＳＢが径路１２２を通して受取ら
れたとき行われる。

第５図の回路のデータ・ローディング動作を要約すれば
、データワードが直列の形で径路１２２を通って受信さ
れ、径路１２４に乗っているＤＣＬＫパルスの制御の下
にシフトレジスタ５０１に入しラれる。ワードのビット
が続いて径路１２３に加えられるＤＬ”信号によりシフ
トレジスタから並列に読出される。これにより読出され
たデータ・ビットが復号器５０９とワードの四つのアド
レス・ビットとの制御の下にラッチ５１４の区画の一つ
に入る。

データ・ラッチ５１４の区画に格納されている情報は区
画によりその関連出力径路５１８を通って１６ビツトの
修正ＢＲＭ　（２進速度乗算器）５１６のその関連区画
に連続して加えられる。ＢＲＭ５１６はラッチ５１４の
各１６区画とは別に一つの区画を備えている。第８図は
・ＢＲＭ５１６の区画の更に詳細な細目を示している。

Ｂ　ＲＭ　５１６には１６区画あるので、Ｂ　ＲＭ　５
１６全体は第８図に示す形式の１６個の別個の回路を備
えている。

第８図の説明 第８図の回路は上部および下部に分割し、下部はゲート
８７が最上部でゲート１５０が最下部になる複数のＯＲ
ゲートから成るようにすることができる。上部は二つの
振幅比較器８０１と８０２とから構成される。この比較
器は機能的にはテキサス・インスツルメント社のＳ　Ｎ
　５４８５形式およびＳ　Ｎ　７４８５形式の装置と同
じである。ラッチ５１６からの径路５１８の上位の８デ
ータ・ビット（Ｄ８から０１５まで）は振幅比較器に加
えられる。径路５１８の上の最下位８データ・ピッ）　
（ＤＯ”からＤ？”まで）の＊すなわち「否定」機能は
第８図の左下部分にあるＯＲゲートに加えられる。これ
らＯＲゲートはまた径路５１２を通してＢＲＭイネーブ
ル発生器５０５が発生する上位８イネーブル・パルス（
Ｅ８からＥ１５まで）を受取る。振幅比較器８０１およ
び８０２は径路５１２により下位８イネーブル・ビット
（ＥＯからＥ７まで）を受取る。振幅比較器の出力はゲ
ート８５と８６とに加えられる。第８図の下半分のゲー
トの出力は導体８０７を通してＯＲゲート８６の下側入
力に加えられる。

第８図のＢＲＭ回路は径路５１８によりラッチ５１４か
らのデータ・ビットと径路５１２によるＢＲＭイネーブ
ル発生器５０５からのイネーブル・ビットとを同時に受
信したことに応答する。応答時、ＢＲＭ回路は繰返し数
・幅・複合変調パルス信号を発生し、これが５１９に加
えられる。この信号はラッチ５１４からの径路５１８に
乗っているデータ・ビットの２進値にしたがって変調さ
れる。この信号の詳細については後に説明する。

第６図および第７図の説明 第６図および第７図は１６ビツト２進カウンタ５０４と
ＢＲＭイネーブル発生器５０５とを一層詳細に示してい
る。リフレッシュ・クロック信号ＤＡＣＣＬＫは第６図
の径路１２１を通して受信され、マスター・スレーブ・
フリップ・フロップとすることができる要素６０４によ
りＡで分割される。要素６０４はデユーティ・サイクル
が精密に５０％のＱおよびＱ０出力信号を発生する。径
路５１１の上のＤＡＣＣＬＫＩ／２信号は要素６０４の
Ｑ”出力である。

ＤＡＣＣＬＫ／２はＱ出力であり、径路６０２を通って
計数パルスとして同期１６ビツト２進カウンタ５０４の
各Ｒ（ＢＯ・・・・・・・・・Ｂ　１５）のＣ（クロッ
ク）入力に加えられる。これらカウンタ部の出力は第６
図および第７図の導体ＣＯからＣ１５、およびＣ８°か
らＣＩ５°の関連する一つにそれぞれ接続されている。

径路Ｃ０−Ｃ７上の信号は直接、径路ＥＯ〜Ｅ７に伝え
られる。径路０８〜Ｃ１Ｓ上の信号は第７図の一つ以上
のゲートを通って径路Ｅ８〜Ｅ１５に伝えられる。径路
ＥＯ〜Ｅ１５は径路５１２Ａおよび５１２から成り、こ
れを通ってＢＲＭイネーブル発生器５０５からＢ、ＲＭ
要素５１６の入力まで延びている。第６図及び第７図の
回路からのイネーブル・パルスの１６個全部は修正ＢＲ
Ｍ５１６の各区画に加えられる。第８図の回路は径路５
１２上のイネーブル信号と径路５１８上のラッチ５１４
からのデータ・ビットとの同時受信に応答し、径路１２
２上で受信されその後ラッチ５１４に格納されるワード
のデータ・ビットの２進値を表す繰返し数・幅・変調出
力信号を発生する。

イネーブル信号を導体ＥＯ〜Ｅ１５に発生すると、１６
ビツト同期２進カウンタ５０４は径路６０２上のＤＡＣ
ＣＬＫ／２信号に応答し、その動作状態を通じて順次進
行する。これは１６ビツトのカウンタであるから、６５
５３６の異なる動作状態が存在する。

第６図の左側の区画ＢＯは最下位カウンタ・ビットの位
置である。区画Ｂ１５は最上位ビットの位置である。カ
ウンタの出力は第６図の導体ＣＯ〜Ｃ７と第７図の導体
０８〜Ｃ１５に加えられる他、第７図の導体Ｃ８°〜Ｃ
１５ゝにも加えられる。導体ＣＯ〜Ｃ７は直接導体ＥＯ
〜Ｅ７に延びていると共に径路５１２Ａ及び５１２を通
って第８図のＢＲＭ要素のＥＯ〜Ｅ７入力に延びている
。導体０８〜Ｃ１５およびＣ８“〜Ｃ１５°は第７図に
示す各種ゲートまで延びている。ゲー）Ｇ８〜Ｇ１５の
出力はＥ８〜Ｅ１５を通しておよび径路５１２Ｂおよび
５１２を通して第８図のＢＲＭ要素５１６の対応する入
力に加えられる。

カウンタ５０４が動作すると第８図のＢＲＭ要素５１６
に必要なイネーブル信号を発生して繰返し数・幅・複合
変調信号を径路５１９に発生する。径路５１９の上の信
号は径路１２２により受信されたワードのデータ・ビッ
トの２進値の繰返し数・幅・変調表現である。この繰返
し数・幅・変調信号は次にこれを、たとえば計器のよう
な使用装置を制御するのに使用されるアナログ信号に変
換するフィルタに加えられる。

カウンタ５０４および１３ＲＭイネーブル発生器５０５
の動作は第６図および第７図のＥ導体に乗っている信号
間のプール関係とカウンタ５０４の各部の対応する状態
とを示す以下の表を参照することにより最も良く理解す
ることができる。第６図及び第７図の成る他の所定のリ
ードの状態も示しである。

’ｎ１表 ＥＯ＝　ＱＯ ＥＯ＊　　＝　ＱＢ会 Ｅｌ　＝　ＱＩ Ｅ１☆　ゴＱ１☆ Ｅ２　　＝　Ｑ２ Ｅ２☆＝Ｑ２★ Ｅ３　＝　Ｑ３ Ｅ３４ｋ　　＝　Ｑ３嚢 Ｅ４　　＝　Ｑ４ Ｅ４☆　＝Ｑ４★ Ｅ５　　＝　Ｑ５ Ｅ５＊　−Ｑ５☆ Ｅ６　＝　Ｑ６ Ｅ６★＝Ｑ６☆ Ｅ７　　＝　Ｑ７ ８７食　÷　Ｑ７★ ＥＯ＝　　（ＡＱ８）＊　−Ａ会＋Ｑ８★Ａ　−ＱＯＱ
ＩＱ２Ｑ３Ｑ４Ｑ５Ｑ６Ｑ７Ａ☆　−ＱＯ☆　＋　Ｑ１
嚢　＋　Ｑ２☆　＋　Ｑ３☆　＋　Ｑ４★　＋　Ｑ５☆
　＋　Ｑ６☆　＋Ｑ７＊ ＥＯ＝　ＱＯ★＋ＱＬ＊　＋　Ｑ２★＋Ｑ３＊　＋　Ｑ
４＊　＋　Ｑ５★＋Ｑ６★十。７☆＋Ｑ８☆ Ｅ８會　”　　ＱＯＱＩＱ２Ｑ３Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８
Ｅ９　　＝　　（ＡＱａ金Ｑ９）嚢−Ａ☆　＋　Ｑ８　
　＋　　Ｑ９＊Ｅ９　　＝　　ＱＯ★　＋　ＱＩ会　十
　Ｑ２☆　＋　９３食　＋　Ｑ４★　＋　Ｑ５嚢　＋　
Ｑ６＊　　＋　　Ｑ７★　＋Ｑ８　　＋　Ｑ９嚢 Ｅ９＊　−ＱＯＱＩＱ２Ｑ３Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８☆Ｑ
９ＥＩＯ−（ＡＱ８＊Ｑ９＊Ｑ１０１★＝Ａ☆＋Ｑ８　
＋　Ｑ９　＋　Ｑ１０＊ＥＩＯ＝　ＱＯ★＋Ｑ１★＋Ｑ
２★＋Ｑ３★＋Ｑ４★＋Ｑ５＊　＋　Ｑ６嚢＋Ｑ７★＋
　ＱＢ　　＋　Ｑ９　　＋　ＱＩＯ☆Ｅ１０＊　＝　Ｑ
ＯＱＩＱ２Ｑ：１Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８＊Ｑ９責ＱＩＯ
Ｅｌｌ　＝　（ＢＱ１０＊Ｑ１１）＊　＝　Ｂ＊　＋　
ＱＩＯ＋　Ｑｌｌ★Ｂ　＝　ＡＱＩ３★Ｑ９★＝　ＱＯ
ＱＩＱ２Ｑ３Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８★Ｑ９★Ｂ★＝Ａ★
＋Ｑ８　＋　Ｑ９−　ＱＯ会＋Ｑ１☆＋Ｑ２★＋Ｑ３☆
＋Ｑ４★＋　Ｑ５★＋Ｑ６★十Ｑ７★＋Ｑ８　＋　Ｑ９
Ｅｌｌ　＝　ＱＯ会＋Ｑ１＊　＋　Ｑ２☆＋Ｑ３＊　＋
　Ｑ４☆＋Ｑ５★＋Ｑ６☆＋Ｑ７１１＋　□ａ　＋　Ｑ
９　＋　ＱＩＯ＋　Ｑｌｌ★Ｅ１１＊　＝　ＱＯＱＩＱ
２Ｑ３Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８☆Ｑ９☆Ｑ１０＊Ｑ１１Ｅ
１２　　＝　　（ＣＱＩＩ★Ｑ１２ン＊　　−Ｃ＊　　
＋　　Ｑｌｌ　　＋　　Ｑ１２★Ｃ＝　ＢｑｌＯ＊ Ｃ＝　ＱＯＱＩＱ２Ｑ］Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８＊Ｑ９★
ＱＩＯ☆Ｃ☆＝　ＱＯ☆＋Ｑ１★十Ｑ２☆＋Ｑ３★＋Ｑ
４食＋Ｑ５＊　＋　Ｑ６★＋Ｑ７＊　十Ｑ８　＋　Ｑ９
　＋　Ｑ１０Ｅ１２　＝　ＱＯ＊＋Ｑｌ★十Ｑ２★＋Ｑ
３★＋Ｑ４★＋Ｑ５食＋Ｑ６会＋Ｑ７☆＋　Ｑ８　＋　
Ｑ９　＋　ＱＩＯ＋　Ｑｌｌ　＋　Ｑ１２☆Ｅ１２＊　
＝　ＱＯＱＩＱ２Ｑ：１Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８★Ｑ９＊
Ｑ１０＊Ｑ１１會Ｑ１２Ｅ１コ　＝　　（ＤＱ１２＊Ｑ
１］）★　；　Ｄ食　＋　Ｑｌ２　　＋　Ｑｌ：３＊Ｄ
　干　ＣＱｌｌ＊ Ｄ　＝　ＱＯＱＩＱ２Ｑ３Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８＊Ｑ９
＊Ｑ１０★Ｑｌｌ会Ｄ★＝ＱＯ☆＋Ｑ１☆＋Ｑ２☆＋Ｑ
３★十Ｑ４★＋Ｑ５☆＋Ｑ６＊　＋Ｑ７★＋ＱＢ　＋　
Ｑ９　＋　ＱＩＯ＋　ＱｌｌＥ１３　＝　ＱＯ★＋Ｑ１
★＋Ｑ２★十Ｑ３☆＋Ｑ４★＋Ｑ５＊　＋　Ｑ６＊　＋
　Ｑ７☆＋　ＱＢ　＋　Ｑ９　＋ＱＩＯ＋　Ｑｌｌ　＋
　Ｑｌ２　＋　Ｑｌ：ｌ★Ｅ１４　　＝　　（ＥＱ’：
１３肴Ｑ１４）★　＝　Ｅ食　＋　Ｑｌ３　　＋　　Ｑ
１４☆Ｅ　＝　ＤＱ１２★ Ｅ　　＝　　ＱＯＱ１Ｑ２Ｑ３Ｑ４Ｑ５Ｑ６Ｑ７Ｑ８”
Ｑ９★ＱＩＯ☆Ｑｌｌ☆Ｑ１２☆Ｅ★　＝　　ＱＯ☆　
＋　Ｑｌ☆　＋　０２食　＋　Ｑ３嚢　＋　Ｑ４★　＋
　Ｑ５★　＋　Ｑ６★　＋Ｑ７＊　＋　０８　＋　Ｑ９
　＋　ＱＩＯ＋　Ｑｌｌ　＋　Ｑ１２Ｅ１４　　＝　　
ＱＯ★　＋　Ｑ１★　＋　Ｑ２☆　＋　Ｑ３☆　＋　Ｑ
４會　＋　Ｑ５☆　＋　Ｑ６壷　＋　Ｑ７＊＋　Ｑ８　
＋　Ｑ９　＋ＱＩＯ＋　Ｑｌｌ　＋　Ｑｌ２　＋　Ｑｌ
３　＋　Ｑ１４☆Ｅ１４★　−ＱＯＱＩＱ２Ｑ３Ｑ４Ｑ
５Ｑ６Ｑ７Ｑ８★Ｑ９★Ｑ１０★Ｑ１１★Ｑ１２★Ｑ１
３會Ｑ１４Ｅ１５−　　（ＥＱ１３★Ｑ１４★Ｑ１５）
素子Ｅ★＋Ｑｌ］　＋　Ｑｌ４　　＋　Ｑ１５★Ｅ１５
　＝　ＱＱ★＋Ｑ１☆＋Ｑ２★＋Ｑ３＊　＋　Ｑ４★十
Ｑ５★＋Ｑ６＊　＋　Ｑ７☆＋　ＱＢ　＋　Ｑ９　＋　
Ｑ１０　＋　Ｑｌｌ　＋　Ｑｌ２　＋Ｑ１３　＋　Ｑｌ
４　＋　Ｑ１５会Ｅ１５★コＱＯＱＩＱ２Ｑ３Ｑ４Ｑ５
Ｑ６Ｑ７Ｑ８＊Ｑ９★Ｑ１０＊Ｑ１１★Ｑ１２★Ｑ１３
★Ｑ１４★Ｑ１５第８図のＢＲＭ５１６は第１表に示す
特徴を有するＥイネーブル信号を受けて第８図のｄ入力
で受取ったデータ・ビットの制御の下にその出力リード
５１９に繰返し数・幅・変調信号を発生する。径路１２
５上の信号は他の所で述べたように要素５１６．５０５
、および５０４による精密な遅れには依存しない。

第８図の出力導体はゲート８７が最も上のゲートである
ＯＲゲートの欄にＡ、Ｂ、ＤＳＥＳＦ、Ｈ。

■、およびＪと記しである。これら導体はＮＡＮＤゲー
）８１，８２、および８３まで延びており、これらゲー
トの出力は出力がＬと記されているＯＲゲート８４の入
力まで延びていてに１Ｇ、およびＣと記しである。第８
図の下の品分にあるこれらゲートの動作は次の第２表に
示すプール式で最も良く特徴づけることができる。これ
らゲートは径路５１９第　　２　　表 第８図における論理（修正ＢＲＭ）を記述するプール式 ％式％ 比較器８０１および８０２はイネーブル信号とデータ・
ビットを受信と、経路５１９に乗っている信号の幅変調
の部分に寄与する。各比較器はそのＡ入力の信号がその
Ｂの入力の信号に等しいか、それより高いか、あるいは
低いかを確認することにより動作する。比較器の機能は
次の第３表により最も良く表すことができる。第３表の
最上部はへ信号が入力へ〇〜Ａ３の４ビツトのディジタ
ル語に等しいことを示している。また第３表で、Ｂは入
力ＢＯ〜Ｂ３の４ビツトのディジタル語に等しい。

ピッ）Ａ３はＡビットの最上位であり、Ｂ３はＢビット
最上位である。

ＡがＢより大きいとき、比較器のＱＡ比出力１であり、
ＱＢ比出力０であり、ＱＡＢ出力は０である。関数Ａが
Ｂより小さいとき、ＱＡ比出力０であり、ＱＢ比出力１
であり、ＱＡＢ出力は０である。関数へが関数Ｂと等し
いとき、ＱＡ比出力０であり、ＱＢ比出力０であり、Ｑ
ＡＢ出力は１である。第３表に示す関数は比較器８０２
に適用される。

第４表は比較器８０１に加えられたｄ信号とＥ信号との
他に比較器が発生した出力信号との間の関数を示してい
る。

第５表は比較器８０１に対して示された関係を水弟　　
３　　表 比較器８０１及び８０２に対して 機能 Ａ　＝　Ａ３Ａ２ＡＩＡＯ、Ａ３　＝　ＭＳＢＢ　＝　
８３Ｂ２ＢＩＢＯ、Ｂ３　＝　ＭＳＢ入力条件　　　　
　　　　ＱＡ　　　　Ｑ１１ＱＡ！ＩＡ＞Ｂ　　　　　
　　　　１　　　　０　　　　０Ａ＜Ｂ　　　　　　　
　　Ｏ１０ Ａ＝ＢＯＯ１ 第　　４　　表 比較器８０２に対して ＡＯ＝　（１８ＢＯ＝　ＥＯ Ａ１鴛ｄ９　　　　　　　　　　Ｂｌ冨ＥＩＡ２　＝　
ｄｌｏ　　　　　　　　　Ｂ２　＝　Ｅ２Ａ３　＝　ｄ
ｌｌ　　　　　　　　　Ｂｌ　＝　Ｅ：ＩＱＡＩ　＝　
１ｆｏｒ　ｄｌｌｄｌｏｄ９ｄＢ　＞　Ｅ３Ｅ２ＥＩＥ
ＯＱＡＩ　＝　Ｏｆｏｒ　ｄｌｌｄｌｏｄ９ｄ８　＜　
Ｅ３Ｅ２Ｅ１ＥＯＱＡＩ　−Ｏｆｏｒ　ｄｌｌｄｌｏｄ
９ｄＢ　＝　Ｅ３Ｅ２ＥＩＥＯここで ｄｌｌ　−ＭＳＢ、　ｄ８　＝　ＬＳＢ　＆　Ｂ３　＝
　ＭＳＢ、　ＥＯ＝　ＬＳＢ第５表 比較器８０１に対して ＡＯ！　ｄ１２　　　　　　　　　　　ＢＱ詭Ｅ４Ａｌ
　＝　ｄ１３　　　　　　　　　　　Ｂｌ　−Ｅ５Ａ２
譚ｄ１４　　　　　　　　　　　Ｂ２−　Ｅ６Ａ３−　
ｄ１５　　　　　　　　　　８３−　Ｅ７ｄ１５ｄ１４
ｄ１３ｄ１２　＞　Ｅ７Ｅ６Ｅ５Ｅ４　のとき、ＱＡ２
−１ａｎｄ　ＱＡＢ２−０ ａｘｓｃｉ１４ｄ１３ｄ１２　＜　Ｅ）Ｅ６Ｅ５Ｅ４　
のとき、ＱＡ２　＝　Ｏａｎｄ　ＱＡＢ２　ｗ−０ｄ１
５ｄ１４ｄ１３ｄ１２就Ｅ７Ｅ６Ｅ５Ｅ４　　のとき、
ＱＡ２　＝　Ｏａｎｄ　ＱＡＢ２−１ したがって ＢＲＭ　０（ＪＴ嘘（ＱＡＩＱＡＢ２　＋　ＱＡ２　＋
　Ｌ）☆ＢＲＭ　ＯＵＴ　− （ＱＡＩＱＡＢ２＋ＱＡ２＋Ｅ１５會ＤＯ＋１４＊Ｄ１
＋Ｅ１３☆Ｄ２＋Ｅ１２☆Ｄ３＋Ｅｌｌ＊Ｄ４＋ＥＩＯ
会Ｄ５＋Ｅ９☆Ｄ６＋Ｅ８☆Ｄ７）嚢および ＢＲＭ　０ＴＪＴ＊　−［（ＱＡＩＱＡＢ２　＋　ＱＡ
２　＋　Ｌ）☆】☆ＢＲＭ　ＯＵＴ＊電ＱＡ１ＱＡＢ２
＋ＱＡ２＋ＬＢＲＭ　ＯＵＴ会　−ＱＡＩＱＡＢ２＋Ｑ
Ａ２＋（Ｅ１５４ｋＤＯ＋Ｅ１４＊Ｄ１＋Ｅ１３＊Ｄ２
＋Ｅ１２＊経路５１９に乗っているＢＲＭ出力信号の式
を第５表の下部に示す。この信号の二つの比較器の出力
と経路８０７の信号りの値との関数である。この式から
入力信号のどんな組合せに対する出力信号の値をも求め
ることができる。

経路５１９に乗る出力パルスの最大数は経路１２２上で
受信されたワードあたり　２５６である。ワードの周期
、Ｔ（ワード）はカウンタ　５０４が２”ＤＡＣＣＬＫ
／２パルスを計数するのに必要な時間である。経路１２
１のＤＡＣＣＬＫクロックは要素６０４により２で割ら
れているので である。

経路１２１の上で２０Ｍ七のＤＡＣＣＬＫを有する１６
ビツトのＤ／Ａ変換されたワードの周期はである。

第５表におけるＢＲＭ出力信号の式により経路５１９に
乗っている波形をＤデータ・ビットとＥイネーブル・ビ
ットとの適正な値を挿入することにより求めることがで
きる。ラッチ５１４に入っている２進ワードのＤデータ
・ビットを表す経路５１９−の上のパルス変調信号は「
−発」瞬時的には求めることができない。どちらかとい
えばそれは２進速度乗算器のワード周期全体に対するパ
ルス変調信号の０または１の値を決めることにより求め
なければならない。このワード周期は１６段のカウンタ
　５０４をその６５．５３６個の位置すべてを通じてシ
ーケンスするのにかかる時間により定義される。したが
って、ラッチ５１４に入っている２進ワードから生ずる
経路５１９の上のパルス・パターンを規定するには、２
進ワードのＤデータ・ビットの値を第５表のＢＲＭ出力
の式に入れ、次いでカウンタ５０４の６５．５３６位置
の各−つに対するＥイネーブルビットの適切な値を入れ
なければならない。Ｅ・ビットの６５．５３６の異なる
パターンの各々に対するＢＲＭ出力の０または１の値を
求めることにより、ラッチ５１４の中に所定の２進ワー
ドが存在することに応じて２進速度乗算器が発生するパ
ルス・パターンを求めることができる。

第１２図は２０Ｍ七のＤＡＣＣＬＫ信号に使用し、デー
タの１６ビツトを完全に使用したとき、経路１２２に異
なるデータ入力がある場合の経路５１９に現れるパルス
出力の幾つかを示す。ワードのパターン・ビット１６個
がすべてＬＯＷである場合、ＢＲＭ５１６は経路５１９
（第１２図には示してない）にパルスを出力しない。Ｌ
ＳＢデータ・ビット（ｄＯ）だけが旧Ｇ）ｌ　（第１２
図の線１２０１）のとき、ＢＲＭ５１６はノ 経路５１９に５Ｖ、１００す威秒のパルスをＴ（ワード
）期間あたり一つ出力する。データ・ビットｄつ出力す
る。

各データＬＳＢが大きくなるとき、ＢＲＭ５１６スを出
力する。データ・ビットｄ８だけが高（線１２０３）で
あるとき、ＢＲＭ５１６はＴ（ワード）期間あたり　２
５６個の１００ナノ秒パルス（最大数のパルス）を出力
する。データ・ビットｄ８とｄｏとだけが旧ＧＨ（線１
２０４）であるとき、ＢＲＭ５１６はＴ（ワード）期間
あたり　２３５個の１００ナノ秒パルスと１個の２００
ナノ秒パルスとを出力する。

入力データの２進値が増加するにつれて、２５６個のＢ
ＲＭ出力パルスの一つが入力データＬＳＢが大きくなる
ごとに１００＋−ノ秒広くなる。ビットＤ１５だけが旧
ＧＨ（線１２０５）であるとき、ＢＲＭ５１６はＴ（ワ
ード）期間あたり５　Ｖ　、　１２８００テノ秒のパル
スを２５６個出力する。これはあの５０％デユーティ・
サイクルのパルス出力である。ｄＯからｄ１５までの入
力データ・ビットがすべて旧ＧＨ（線１２０６）である
とき、ＢＲＭ５１６はＴ（ワード）期間あたり一つの６
．５５３５ミ！Ｉ秒のパルスを出力する。

次の第６表は径路１２２で受信した低および高のデータ
・ビットの幾つかの組合せについて導体５１９第６表 無　し　　　　　　　　全ビット（ｄｏ〜ｄ１５）　　
　　パルス出力なしｄｏ　　　　　　　　　　ｄｌ〜ｄ
１５　　　　　　　　　１個の、　　５Ｖ　　１００ｎ
ｓ　　幅パルスｄｉ　　　　　　　　　　ｄｏ及びｄ２
〜ｄ１５２個の、　　５Ｖ　　１００ｎｓ　　幅パルス
ｄ２　　　　　　　　　　ｄｏ＝ｄｌ及びｄ３〜ｄ１５
４個の、　　５Ｖ　　１００ｎｓ　　幅パルスｄ３ｄｏ
〜ｄ２及びｄ４〜ｄ１５８個（’）、　　５Ｖ　　１０
０ｎｓ　　幅バＡＩスｄ４ｄｏ〜ｄ３及びｄ５〜ｄ１５
１６個ノ、　　５Ｖ　　１００ｎｓ　　幅パルスｄ５ｄ
Ｏ〜ｄ４及びｄ６〜ｄ１５３２個１’）、　　５Ｖ　　
１００ｎｓ　　幅パルスｄ６ｄｏ〜ｄ５及びｄ７〜ｄ１
５６４個の、　　５Ｖ　　１００ｎｓ　　幅パルスｄ７
ｄｏ〜ｄ６及びｄＢ〜ｄ１５　　　１２８個（’１．　
５Ｖ　　１ｏｏｎｓ　　幅パルスｄＯ〜ｄ７　　　　　
　　　ｄＯ−ｄｉ５　　　　　　　　２Ｓ５ｆｌｉ（７
）、　　５　Ｖ　　１００ｎｓ　　輻パルスｄ８ｄＯ〜
ｄ？及ヒｄ９〜ｄ１５２５６個ノ、　　５Ｖ　　１００
ｎｓ　　幅パルスｄＯ及びｄ８ｄｌ−ｄ７及びｄ９〜ｄ
１５　　　２５５個ノ、　　ＳＶ　　ｘｏｏｎｓ　　幅
パルス及び１個ノ、　　５Ｖ　　’２０１Ｊｎｓ　　　
幅ｔ＜ｎｚｘｄｏ〜ｄｓ　　　　　　　　ｄ９〜ｄ１５
　　　　　　　　１１１１（Ｄ、　　５Ｖ、　１００ｎ
ｓ　　　幅パルス及びＺ６個の、５Ｖに軸３　　幅パル
ス ｄ９ｄｏ〜ｄ８及１．ＦｄｌＯ〜ｄ１５　　２５６個）
、　　５　Ｖ　２０ＩＪｎｓ　　　幅パルス高入力の　
　　　　　　低入力の　　　　　　　　経１１＆５１９
上の（１／Ｃワードあたりのデータ・ビット　　　　デ
ータ・ビア　）　　　　　　　ＢＲＭ出力パルスの流れ
ｄＯ及びｄ９ｄｌ〜ｄ８及びｄｌｏ　〜ｄ１５　　　２
５６個の、　　５　Ｖ　２００ｎｓ　　幅パルス及び１
個ノ、　　５Ｖ、　３００ｎｓ　　幅ハルｘｄｏ〜ｄ？
及びｄ９　　　　　ｄＯ及びｄｌｏ〜ｄ１５　　　　　
１個（Ｄ、　　５Ｖ、　２００ｎｓ　　幅パルス及び温
償）、　５Ｖ、３００ｎｓ　　幅パルスｄ８及びｄ９ｄ
ｏ〜ｄ７及びｄｌＯ〜ｄ１５　　　２５６個の、　　５
Ｖ、　３００ｎｓ　　幅パルスｄＯ及ヒｄ８及びｄ９ｄ
ｌ〜ｄ７及びｄｌｏ　〜ｄ１５　　　１個ノ、　　５　
Ｖ、　４００ｎｓ　　幅パルＸ及び数個の、　５Ｖ、３
０Ｏｎｓ　　幅パルスｄｏ〜ｄ９　　　　　　　　ｄｌ
Ｏ〜ｄ１５　　　　　　　　１個の、　　５Ｖ、　３０
０ｎｓ　　幅パルス及び数個の、　５Ｖ、４００ｎｓ　
　　幅パルスｄｌｏ　　　　　　　　　ｄｏ〜ｄ９及び
　　　　　　　　２５６個（Ｄ、　　５Ｖ　　４００ｎ
ｓ　　幅パルスｄｌｌ　−ｄｉ５ ｄＯ及びｄｌＯｄｉ　〜ｄ９及びｄｌｌ〜ｄ１５　　　
２５５個）、　　５Ｖ　　４ＣＩＪｎｓ　　幅パルス及
び１個ｆ）、　　５　Ｖ、　５００ｎｓ　　幅パルスｄ
Ｏ〜ｄ７及びｄｌｏ　　　　ｄ８〜ｄ９及びｄｌｌ　〜
ｄ１５　　　１個の、　　５Ｖ、　４（ＸＩｎｓ　　幅
パルス及びん個ｆ）、　　５　Ｖ、　５ｏＯｎｓ　　幅
パルスｄ８及びｄｌｏ　　　　　　ｄＯ〜ｄ？、ｄ９及
びｄｌｌ−ｄｉ５　２５６個の、　　５Ｖ　　５００ｎ
ｓ　　幅パルスｄＯ及びｄ８＆びｄｌｏ　　　ｄｉＡ−
ｄ７．ｄ９及び　　　　　　１個（Ｆ）、　　５Ｖ、　
Ｆａｎｓ　　幅パルス及びｄｌｌ　−ｄｉ５　　　　　
　　　２５５個ノ＋　　５　Ｖ＋　５００ｎｓ　　幅パ
ルスｄｏ−ｄ８及びｄｌＯｄ９及びｄｌｌ　〜ｄ１５　
　　　　１個（’）、　　５　Ｖ、　５００ｎｓ　　幅
パルス及び２５５個の＋　　５　Ｖ’＋　６００ｎｓ　
　幅パルスｄ９及びｄｌＯｄＯ−ｄＯ及びｄｌｌ　〜ｄ
１５　　　２５６個（’）、　５Ｖ、　６００ｎｓ　　
幅ハルスλ石個の、５ｖ、ω軸Ｓ　幅パルス ｄＯ〜ｄ７及びｄ９〜ｄｌｏｄｇ及びｄｌｌ　−ｄｉ５
　　　　　１個（Ｄ、　　５Ｖ、　　６Ｏｏｎｓ　　幅
パルス及び数個の、　５Ｖ、７００ｎｓ　　幅パルスｄ
８〜ｄｌＯｄＯ〜ｄ７及びｄｌｌ　〜ｄ１５　　　　’
２５６ｒｍ（Ｄ、　　５Ｖ、　７０Ｏｎｓ　　幅パルス
ｄＯ及びｄ８〜ｄｌｏ　　　　ｄｉ　〜ｄ７及びｄｌｌ
　〜ｄ１５　　　１個（Ｆ）５Ｖ、８０軸３　幅パルス
及び２５５個の、　５Ｖ、７００ｎｓ　　幅パルスｄＯ
〜ｄｌＯｄｌｌ　〜ｄ１５　　　　　　　　１個の５　
Ｖ、　７０ｈｓ　　幅パルス及び４石個の、　５Ｖ、８
００ｎｓ　　幅パルスｄｌｌ　　　　　　　　　ｄｏ〜
ｄｌｏ及びｄ１２〜ｄ１５　　２５６個ノ、　　５Ｖ　
　８００ｎｓ　　幅パルスｄｏ及びｄｌｌ　　　　　　
ｄｌ　〜ｄｌＯ及びｄ１２〜ｄ１５　　２５５個の、　
　５Ｖ　　８０Ｏｎｓ　　幅パルス及び１１１１の、　
　５Ｖ、　９０Ｏｎｓ　　幅パルスｄｏ〜ｄ？及びｄｌ
ｌ　　　　ｄＢ〜ｄｌＯ及びｄｉ２〜ｄ１５　　１個ノ
、　　５Ｖ　　８００ｎｓ　　幅パルス及び数個の、　
　５Ｖ、　９００ｎｓ　　幅パルスｄ１２〜ｄ１５ 数個の、　　５Ｖ、　１０００ｎｓ幅パルス高入力の　
　　　　　　低入力の　　　　　　　　経路５１９上の
Ｄ／Ｃワードあたりのデータ・ビット　　　　データ・
ビット　　　　　　ＢＲＭ出力パルスの流れｄ１２〜１
５ ｄＯ，ｄ９．ｄｌｌ　　　　　　ｄｉ　〜ｄ８．ｄｌＯ
，ｄ１２〜ｄ１５　　　１個の、　　５Ｖ、　１１００
ｎｓ　　幅パルス及び２５５（ＩＩ（Ｆ）、　　５Ｖ、
　１０００ｎｓ　　幅Ｊ＜ルスｄ８．ｄ９．ｄｌｌ　　
　　　　ｄＯ−ｄ７．ｄｌＯｄ１２〜ｄ１５　　　２５
６個ｆ）、　５Ｖ、　１１００ｎｓ　　幅パルスｄＯ，
ｄ８．ｄ９．ｄｌｌ　　　　　ｄｌ　−ｄ？、ｄｌＯｄ
１２〜ｄ１５　　　１個ｆ）、　　５Ｖ、　１２０Ｏｎ
ｓ　　幅パルス及び２５５個の５Ｖ、　１１００ｎｓ　
　幅パルスｄＯ〜ｄ９．ｄｌｌ　　　　　ｄｌｏ、ｄ１
２〜ｄ１５　　　　　　　１個’）、５Ｖ、　１１００
ｎｓ　　幅パルス及び２５５個（Ｄ５Ｖ、　１２００ｎ
ｓ　　幅ハｒｂスｄｌＯ，ｄｌｌ　　　　　　　ｄＯ〜
ｄ９．ｄ１２〜ｄ１５　　　　　２５６個（’１．　５
Ｖ、　１２０Ｏｎｓ　　幅パルスｄＯ，ｄｌｏ、ｄｌｌ
　　　　　　ｄｉ　〜ｄ９．ｄ１２〜ｄ１５　　　　　
１個の、５Ｖ、　１３００ｎｓ　　幅パルス及び２５５
個の、　　５Ｖ、　１２００ｎｓ　　幅パルスｄＯ〜ｄ
７．ｄｌｏ〜ｄｌｌ　　　ｄＯ〜ｄ９．ｄ１２〜ｄ１５
　　　　　１個（Ｄ、　　５Ｖ、　１２００ｎｓ　　幅
パルス及び数個の、　　５Ｖ、　１３００ｎｓ　　幅パ
ルスｄ８．ｄｌｏ　−ｄｌｌ　　　　　ｄＯ〜ｄ？、ｄ
９．ｄ１２〜ｄ１５　　　２５６個（Ｄ、　　５Ｖ、　
１３０Ｏｎｓ　　幅パルスｄｏ、ｄ８．ｄｌＱ〜ｄｌｌ
　　　ｄｌ　〜ｄ７．ｄ９．ｄ１２〜ｄ１５　　　１個
の、　　５Ｖ、　１４００ｎａ　　幅パルス及び数個（
Ｆ）、　　５Ｖ、　１３０Ｏｎｓ　　幅パルスｄＯ〜ｄ
８．ｄｌｏ〜ｄｌｌ　　　ｄ９．ｄ１２〜ｄ１５　　　
　　　　　１個の、　　５Ｖ、　１３０Ｑｎｓ　　幅パ
ルス及び２５５個の５Ｖ、　１４００ｎｓ　　幅パルス
高入力の　　　　　　　低入力の　　　　　　　　経路
５１９上の口／Ｃワードあたりのデータ・ビット　　　
　データ・ビット　　　　　　ＢＲＭ出力パルスの流れ
ｄ９−ｄｌｌ　　　　　　　ｄＯ〜ｄ７．ｄ１２〜ｄ１
５　　　　　２５６個の、　　５Ｖ、　１４００ｎｓ　
　幅パルスｄＯ，ｄ９．ｄｌｏ〜ｄｌｌ　　　ｄｌ　−
ｄＢ、ｄ１２〜ｄ１５　　　　　１個ｉ１Ｄ、　５Ｖ、
　１５００ｎｓ　　幅パルス及２５５個の、　　５Ｖ、
　１４０Ｏｎｓ　　幅パルスｄＯ−ｄ７．ｄ９〜ｄｌｌ
　　　ｄＢ、ｄ１２〜ｄ１５　　　　　　　１個の、５
Ｖ、　１４００ｎｓ　　幅パルス及び２５５個ノ、５Ｖ
、　１５００ｎｓ　　幅パルスｄ８〜ｄｌｌ　　　　　
　　ｄｏ　〜ｄ７．ｄ１２〜ｄ１５　　　　　２５６ｆ
ｌ！（１）、　　５　Ｖ、　１５００ｎｓ　　幅パフＬ
＋Ｘｄｏ、ｄ８〜ｄｌｌ　　　　　　ｄｉ　〜ｄ７．ｄ
１２〜ｄ１５　　　　　１個の、　　５Ｖ、　１６００
ｎｓ　　幅パルス及汲個の、　　５Ｖ、　１５００ｎｓ
　　幅パルス６０〜６１１６１２〜６１５１個（Ｄ、　
　５Ｖ、　１５００ｎｓ　　幅パルス及び汲個の、　　
５Ｖ、　１６００ｎｓ　　幅パルスｄ１２　　　　　　
　　　ｄｏ　〜ｄｌｌ及びｄｉ３〜ｄ１５　　２５６個
の、　　５Ｖ　　１６００ｎｓ　　幅パルスｄＯ及びｄ
ｌ２　　　　　　ｄｌ　〜ｄｌｌ及びｄｉ３〜ｄ１５　
　２５５個の、　　５　Ｖ　１６００ｎｓ幅パルス及び
１個（Ｄ＋　　５Ｖ　１７００ｎｓ　　幅ハルｘｄＯ〜
ｄ７．ｄ１２　　　　　ｄ８〜ｄｌｌ、ｄｉ３〜ｄ１５
　　　　　１個の、５Ｖ、ｌωＯｎｓ幅パルス及び汲個
（７）５　Ｖ、　１７００ｎｓ　　幅パルスｄ８．ｄ１
２　　　　　　　ｄＯ〜ｄ？、ｄ９〜ｄｌｌ、ｄ１３〜
ｄ１５　２５６個（Ｄ、　　５Ｖ、　１７００ｎｓ　　
幅パルスｄＯ，ｄ８．ｄ１２　　　　　ｄｉ　〜ｄ７．
ｄ９〜１１．ｄ１３〜ｄ１５　１個の、　　５Ｖ、　１
８００ｎｓ　　幅パルス及び課全）、　　５Ｖ、　１７
００ｎｓ　　幅パルスｄｏ　〜ｄ８．ｄ１２　　　　　
ｄ９〜ｄｌｌ、ｄｉ３〜ｄ１５　　　　　１個の、　　
５Ｖ、　１７００ｎｓ　　幅パルス及び汲個（’）、　
　５Ｖ、　１８００ｎｓ　　幅パルス第１２図および第
６表は入力導体１２２に加えられたデータ・ビットの各
種パターンを受信したことに応じて経路５１９に現れる
パルス波形の特徴を示すものである。第１２図または第
６表に示してないビット・パターンについて（１６ビツ
トのデータを使用スるとき）パルス・パターンを得るの
に使用する一般的規則は入力データ・ビットのＬＳＢ値
がｄＢだけが高い状態からｄ８〜ｄ１５が高い状態にな
るまで１づつ増大するごとに一つのパルスのパルス幅が
１００チノ秒だけ増大するということである。それで、
第６表を参照して、データ・ピッ）ｄＢだけが高ければ
１ＯＯｆ−ノ秒の幅の出力パルス２５６個を生ずること
が特に示されている。表の次の記載事項はデータ・ビッ
トｄＯとｄＢとだけが高いとき、出力パルス・パターン
が１００テノ秒パルス２５５個と　２００チノ秒幅のパ
ルス１個とから構成されていることを示している。２進
ＬＳＢ値が更に１だけ増大するとじットｄ１とｄＢとだ
けが高くなり、　１００ナノ秒のパルス　２５４個と　
２００チノ秒幅のパルス２個とを発生する。同様に、２
進ＬＳＢ値が１増加すると発生するパルス・パターンで
はＬＳＢが１増加するごとに１００ナノ秒のパルスが一
つ少なくなり、２００チノ秒のパルスが一つ多くなる。

これはビットｄ９だけが高くなるようにビット値が増大
するまで行われる。そうなった時点で、第６表に示すよ
うに、出力は２００チノ秒幅のパルス２５６個になる。

同様な解析により、および上に規定した関係を理解する
ことにより、第６表に特別に示したものの範囲を外れる
データビット入力の他の組合せについて出力パルス・パ
ターンを同様に得ることができる。

第６表の最後の記載事項はすべてのデータ・ビットが高
であるとき、出力パルス・パターンは５Ｖ、　６５５３
５００ナノ秒幅のパルス−つから成ることを示している
。こは第１２図の線１２０６にも示しである。全部のデ
ータ・ビットが高い状態から減少することに応じて発生
する出力パルス・パターンはＬＳＢカウントが一つ減少
すれば１００Ｎ　Ｓの負のスロットと結果として生ずる
別のパルスとが出力の流れに追加されるという規則を用
いて求めることができる。したがって、全データ・ビッ
トが高い状態からＩ　ＬＳＢ減少すると発生する出力の
流れはその各々が３２７６７００ナノ秒の幅を持っ５ボ
ルトの出力パルスから構成される。更に１減少すると別
の負の１００Ｎ　Ｓスロットとそれぞれの幅が１６３８
３００　ｊ／秒幅の５ボルトの出力パルス２個と３２７
６７０ｎ　ｓ幅の５ボルトのパルス１個とが発生する。

更に値が減少するごとに１００ナノ秒の負のスロットと
別のパルスとが出力の流れに加わる。経路５１９に現れ
るパルス・パターンは先に記したプール式または経路５
１９の第８図のＢＲＭ要素のＮＯＲゲート８６における
出力を用いて数学的に求めることもできる。

以下は２選速度乗算器の動作をｍデータ・ビットが繰返
し数変調され、ｎ−ｍデータ・ピッ）　（０＜　ｍ　＜
　ｎ　）が幅変調されるｎビット・データ・システムに
ついて要約したものである。データ・ピッ）ｄＯ〜ｄ（
ｍ−１）は繰返し数変調を与え、データ・ピッ）ｄＯ〜
ｄ（ｎ−１）は幅変調を与える。イネーブル・ビットＥ
Ｏ〜Ｅ　（ｎ−１）は２進繰返し数変調器イネーブル発
生器により発生される。イネーブル・ビットＥ（ｎ−１
）からＥ（ｎ−ｍ）まではデータ・ビットｄＯ〜ｄ（ｍ
−１）を繰返し数変調するのに使用される。イネーブル
・ピッ）Ｅ（ｎ−１）は２進繰返し数変調器でデータ・
ピッ）ｄＯ”と組合わされて出力ワードで発生する頻度
が最も少ない出力繰返し数変調パルスを発生する。イネ
ーブル・ピッ）Ｅ（ｎ−２）は２進繰返し数変調器でデ
ータ・ピッ）ｄｌ。

と組合わされて出力ワードで発生する頻度が次に少ない
出力繰返し数変調パルスを発生する。このプロセスは以
下ように、 Ｅ（ｎ−３）がｄ２°と組合わされ、 Ｅ（ｎ−４）がｄ３”と組合わされ、 Ｅ（ｎ−５）がｄ４”と組合わされ、 イネーブル・ビットＥ　（ｎ−ｍ）が２進繰返し数変調
器でデータ・ピッ）ｄ（ｍ−１）と組合わされて出力ワ
ードでは最も頻繁に発生する出力繰返し数変調パルスを
発生するまで、継続する。

イネーブルワードＥＯＥ　Ｉ　Ｅ　２・・・Ｅ　（−＋
　１　＞はデータワードｄｍｄｍ＋１ｄｍ＋２・・・・
・・調を与える２進の大きさである。イネーブルワー＋
　４　）　・・・・・Ｅ　（ｍ　−１）はデータワード
ｄ　（ｍ＋１）により幅変調を与える２進の大きさであ
る。

データワードがすべて比較される各イネーブルワードよ
り小さいと、幅変調は起こらない。データワードがすべ
て比較されるイネーブルワードより大きいと、最大幅変
調が発生する。データ・ビットｄｍだけが（データ・ピ
ッ）ｄｍからｄ　（ｎ−１）までの一つ）イネーブル・
ピッ）ＥＯより大きいときは、最小幅変調が発生する。

データワードの２進の大きさをイネーブルワードと比較
する他のすべての場合には中間の幅変調が発生する。

幅変調について要約すると、経路５１９の上のＢＲＭ出
力はｄ　（ｎ−１）　ｄ　（ｎ−２）　ｄ　（ｎ−３）
・・・・・・ｄ　ｍ　＞ Ｅ　（ｎ　−ｍ−１）　Ｅ　（ｎ　−ｍ−２）　Ｅ　（
ｎ　−ｍ　−３）・・・・・・ＥＯのとき高い。

第５図で、ＢＲＭ要素５１６の各区画の出力はＤＱフリ
ップ・フロップ５１７の対応する区画を通して経路５１
１のＤＡＣＣＬＫ”　／２パルスにより計時される。Ｄ
Ｑフリップ・フロップ５１７は各フリップ・フロップの
Ｄ入力の状態が、経路５１１の立上り縁クロック信号が
フリップ・フロップのＣ入力に加えられるときは何時で
もそのＱ出力に記録されるというクロック形式のもので
ある。経路５１１の上のクロック信号は精密な５０％デ
ユーティ・サイクルを備えている。これは必要なことで
はないが、最大なディジタル信号処理時間を与える。こ
れらＤＱフリップ・フロップは出力パルスの非常に精密
な出力幅制御を行う。

上述の関係のとき、ＢＲＭ５１６の区画はその関連の出
力導体５１９を通してフリップ・フロップ５１７のその
関係区画の０入力に直列パルスの流れを加える。流れの
パルスはフリップ・フロップを通してフリップ・フロッ
プのＣ入力の立上り縁クロック信号により開閉される。

フリップ・フロップのＱ０出力は関連導体１２５に加え
られる出力として使用される。フリップ・フロップ５１
７の別の各区画は経路１２５に００出力信号を発生する
インターフェース回路１０４の別々の関連区画を駆動す
る。

各経路１２５に乗る出力は経路５１９に乗っている繰返
し数・幅・複合変調信号を論理的に反転したものである
。

本発明の回路に使用するタイミングおよび制御信号には
従来の既知の間接Ｄ／Ａ変換器の重大なタイミング所要
条件が存在しない。たとえば、Ｈ２Ｓｃｈｍｉｄにより
開示された前述のＤ／Ａ変換器は適正に動作するために
は極端に厳密な信号タイミングと回路の信号伝播特性を
必要とする。対照的に、本発明の実施例の回路は厳密な
回路タイミングあるいは厳密な回路伝播特性を必要とし
ない。これは第５図、第６図、および第７図を線１２１
のタイミング信号、線６０２のタイミング信号、および
線５１１のタイミング信号を示す第１４図と共に検討す
ることによりわかる。

ＤＡＣＣＬＫクロック信号は２０Ｍ　Ｈｚの信号であり
、導体１２１を通して、信号の周波数を２分割し、分割
した信号をそのＱ０出力およびＱ出力に加えるフリップ
・フロップ６０４の入力に加えられる。

Ｑ０出力は経路５１１を通ってフリップ・フロツブフ ５１７のＣ（クロック）入力に加えられる。＠　’Ｊ　
−／プ・７０ツブ６０４のＱ出力は経路６０２を通って
２進同期１６区画カウンタ　５０４の各区画のＣ（クロ
ック）入力に加えられる。５１１に乗っている信号を第
１４図の線−１４０３で示すが、この信号は精密５０％
デユーティ・サイクルを備えている。経路１２１の信号
は線１４０１で示し、経路６０２の信号を線１４０２で
示す。径路５１１の信号は、第１４図の時刻Ｔ２および
Ｔ６のような、その立上り縁でのみ有効である。

このような時刻には、５１１信号の立上り縁が各フリッ
プ・フロップ５１７を通して現在そのＤ入力にある電位
をそのＱ出力に、逆信号をその０８出力に記録する。５
１１の信号はその他の時刻にはフリップ・フロップ５１
７に影響しない。

前の説明から径路６０２によりカウンタ　５０４の各区
画のクロック入力に加えられる各計数パルスがカウンタ
を１位置だけ増進させることを想起しよう。これは１６
ビツトのカウンタであるから、６５５３６の計数位置が
あり、径路６０２にあるパルスに応じてカウンタがその
位置のすべてを巡回するのに必要な時間は６．５５３６
　ミＩＪ秒である。この数字は関連のＢＲＭ要素５１６
が受信したデータワードを処理し、最大２５６のパルス
をその出力導体５１９に加えるのに必要な時間の長さを
も表す。導体５１９の信号は関連するフリップ・フロッ
プ５１７のＤ入力に加えられる。

受信ワードを表すすべてのパルスがＢＲＭ要素５１６に
よりフリップ・フロップ５１７のＤ入力に加えられるの
には最大６．５５３６ミリ秒かかるが、フリップ・７０
ツブはカウンタ　５０４が径路６０２のパルスに応じて
増進するごとに１回径路５１１により立上り緑信号を受
取る。それ故、径路５１９に乗っているＢＲＭの一つの
パルスの幅はパルスを表す径路５１９に乗っている高い
信号がフリップ・フロップのＤ入力からＱ”出力に径路
５１９にパルスが存在する間中何回もストローブされる
ようになるのに充分である。これはフリップ・フロップ
の出力がこの期間中状態を変えず、そのＤ入力にある高
い信号がフリップ・７０ツブを通してストローブされ、
径路１２５によりそのＱ０出力に低い信号として現れる
ので気にかける必要はない。径路１２５に乗っているこ
の信号の幅は径路５１９に乗っている入力信号のものと
同じではない。径路１２５に乗っている信号の幅は５１
１クロツタ信号により精密に制御されている。

径路　１２２のデータ・ビットと径路　１２４のＤＣＬ
Ｋクロック信号は必要ならば２０Ｍ＆の速さで受信する
ことができる。アドレス・ビットを備えているワードに
は２０ビツト存在することができるから、２０ビツトワ
ードはレジスタに迅速に記録することができる。ただし
、第１図の要素１１６〜１１９は、データ・ビットとク
ロック信号とを発生するが、ワードがシフトレジスタ　
５０１に入る速さを制御するマイクロプロセッサでよい
。データワードの処理量が大きいことは必要条件ではな
く、したがってデータワードはカウンタ　５０４が巡回
する速さと比較して比較的低い速さで径路１２２に加え
ることができる。換言すれば、カウンタ　５０４がその
位置全部を巡回するには（２０ＭＨｚのクロックが径路
１２１を通して受信されるとき）約６．５５３ミＩＪ秒
かかるので、関連するＢＲＭ要素は径路５１９で受信デ
ィジタルワードを表すのに必要なパルスをすべて発生す
ることができる。考えられるところでは、ワードは１６
個のＢＲＭ区画の各々の入力に６．５５３６　ミリ秒ご
とに１目新しいワードが存在するような速さでシフトレ
ジスタ　５０１に入れることができる。

ただし、この大きさのデータ処理量が必要ではなく、新
しいワードははるかにゆっくりした速さで各ＢＲＭ区画
に加えることができる。

シフトレジスタ　５０１にあるワードはシフトレジスタ
からラッチ５１４に径路１２３のＤＬ”信号により移す
ことができる。ワードは同じラッチ区画が後続のワード
を受取るまで漠然とラッチに留まっている。これは長い
時間にわたっては起こらないので、ラッチに格納されて
いるワードは長い時間そこに留まり、ラッチから往路５
１８を通って比較的長い時間かかって関連のＢＲＭ要素
５１６に加えられる。　６．５５３ミリ秒おきに１回カ
ウンタ　５０４はその位置全体を通して巡回し、関連の
ＢＲＭ要素はその入力に加えられたワードを表すのに必
要なすべてのパルスを発生する。このパルス列は（線１
２１に２０Ｍ　Ｈｚのクロックを使用するとき）　１０
ＭＨｚの速さで計時される関連フリップ・フロップのＤ
入力に導体５１１により加えられるのでパルス列の逆が
径路１２５に現れる。径路１２５の上のこのパルス列は
同じワードがＢＲＭに加えられたままになっている次の
各６．５５３６期間もう一度繰返される。

径路１２５に乗っている変調パルス列はインターフェー
ス　１０４を通り、径路１２６を通ってパルス列を積分
し、これを定常状態アナログ電圧に変換する関連フィル
タ部まで伝えられる。ラッチ　５１４の区画にワードが
長い期間存在するとＢＲＭ要素がワードを表す反復連続
パルス列を発生する。関連フィルタ部はこの反復パルス
列を受け、その出力に定常状態の信号を保持し、信号出
力の大きさがワードがラッチ５１４に留まっている期間
中一定になるようにする。換言すれば、−旦ワードがラ
ッチ５１４に入れば、関連フィルタ部はワードがラッチ
５１４に留まっている期間中一定振幅になっている出力
信号を発生する。フィルタ部の出力は関連するラッチ５
１４の中のワードの２進値が変わるまで変わらない。

第１４図に関して、時刻ｔｏで、径路６０２の信号の立
上り縁がカウンタ　５０４を増進させる。ＴＯとＴ２と
の間の時間間隔に、ディジタル信号処理がすべて２進カ
ウンタ　５０４、イネーブル発生器５０５、およびＢＲ
Ｍ要素５１６で完了し、適切な論理レベルがＢＲＭによ
り径路５１９に現れ、フリップ・７０ツブ５１７に記録
されるのを持っている。時刻Ｔ２で、径路５１１に乗っ
ている信号の立上り縁が径路５１９の信号をフリップ・
７０ツブ５１７に記録する。時刻Ｔ４で、６０２信号の
立上り縁が再びカウンタ　５０４を増進させる。Ｔ４と
Ｔ６との間の時間間隔で、すべてのディジタル信号処理
が２進カウンタ　５０４、イネーブル発生器５０５、お
よびＢＲＭ要素５１６で再び完了し、適切な論理レベル
がもう一度径路５１９に現れてフリップ・フロップ５１
７を通して記録されるのを待っている。径路５１９の上
の信号は時刻Ｔ４に時刻Ｔ２におけると同じであっても
同じでなくても良い。多くの場合にそれは同じであり、
多くの場合にそれは異なる。時刻Ｔ６で、５１１信号の
立上り縁が径路５１９の信号を再びフリップ・フロップ
５１７の出力に記録する。このプロセスは継続し、ラッ
チ５１４にロードされたデータ・ビットを表す径路１０
６により受信されたワードを表すパルス列を発生する。

第６図及び第７図のＥデータ・ビットはその関連するカ
ウンタ部が各種・ゲートによる信号の伝播遅れのため状
態を変えてから別々の時間に発生することに注意する。

これによりＢＲＭはその幅が第６図および第７図の異な
る伝播遅れのため不正確になっているパルスを発生する
。フリップ・７０ツブ５１７の０入力まで延びている径
路５１９に乗っている出力パルスの幅の不正確さは同じ
であはＱ０出力と幅の不正確さのない径路１２５とまで
伝わる。

前述のことから本発明の回路のタイミングは重大ではな
く、回路動作を王台よく行うのに採用している回路の精
密な伝播時間に頼らないということがわかる。

データワードはシフトレジスタ　５０１からラッチ部５
１８に径路５１１に立上り緑信号が発生する直前に移す
ことができる。これによりフリップ・フロツブ５１７を
通してストローブされる無意味な信号が発生することが
ある。ただし、これはカウンタ５０４の最大１サイクル
の期間発生するだけである。

これはこの信号が時定数がはるかに長い関連フィルタに
より完全に平滑にされているので重大ではない。したが
って、新しいワードが径路５１１で正の立上り縁に密接
して受信されるときＢ　ＲＭ　５１６により遷移が発生
しても関連フィルタの出力には遷移が生じない。

望む場合には、本発明の変換器のチャンネルの数を、出
力アドレス信号器の大きさを変え、デー。

り・ラッチ５１４の区画の数を変え、２進速度乗算器５
１６の区画の数を変え、ＤＱフリップ・フロップ５１７
の数を変え、インターフェース　１０４の区画の数を変
えることにより、１６から変えることができる。

１６ビツト幅のシステムについて説明する。必要な場合
には、チャンネルあたりのデータ・ビットの数を、シフ
トレジスタ　５０１の大きさを変え、各データ・ラッチ
５１４の大きさを変え、ＢＲＭ５１６の要素の数を変え
、同期２進カウンタ　５０４と２進速度イネーブル乗数
発生器５０５との大きさを変えることにより、変えるこ
とができる。

上述の回路の構成は完全繰返し数変調パルス出カストリ
ングまたは完全幅変調パルス出力ストリングを発生する
ように容易に修正することができる。第８図のＢＲＭ要
素が直線２進速度乗算器で下位８個のＢＲＭイネーブル
・パルスの上位８データ・ビットと組合わせようとする
場合（下位８データ・ビットを上位８個のＢＲＭイネー
ブル・ビットと組合せる場合と同じ）　、ＢＲＭ乗算器
の出力は完全繰返し数変調パルス・ス）　ＩＪソングな
る。第８図のＢＲＭ要素を別の二つの４ビット振幅比較
器で上位８イネーブル・パルスの下位８ビツトと組合わ
せようとする場合（上位８データ・ビットを下位８個の
ＢＲＭイネーブル・パルスと組合わせに方法と同じ）、
２進速度乗算器の最終出力は完全幅変調パルス・ス）　
ＩＪソングなる。

第５図の動作を要約すると、ワードはシフトレジスタ　
５０１により直列に受信され、シフトレジスタに格納さ
れ、これからＤＬ”信号により並列に読出される。シフ
トレジスタ内のＤビットと受信ワードのＡアドレス・ビ
ットの制御の下にラッチ５１４の対応する区画に並列に
加えられる。ラッチ５１４は受信したデータ・ビットを
格納する。格納されたビットはデータ・ラッチから径路
５１８の一つを通ってＢＲＭ要素５１６の対応する区画
に並列に加えられる。第８図で、受信データワードのＤ
ビット（またはその逆）はすべてＢＲＭ要素の０入力に
加えられるが、Ｅ　ＩＪ−ド上のイネーブル・パルスは
第８図のＥ入力に加えられる。これにより第８図のＤ入
力にあるデータ・ＢＲＭが繰返し数・幅・変調パルスの
流れに変換され、これが第８図の出力径路５１９に加え
られる。このパルス流れは要素５１７のＤＱフリップ・
７０ツブに直列流れとして加えられる。フリップ・７０
ツブのＱ＊出力は対応する逆直列流れを表わし、これは
インターフェース　１０４を通して第５図の径路１０６
により適切なチャンネル出力に加えられる。径路１０６
に乗っている出力信号は第１図に示すように電圧安定器
１０２−０または対応するフィルタ部１０２−１〜１０
２−５に加えられる。フィルタ部は繰返し数・幅・変調
パルス流れを平滑にし、これを積分してその振幅が受信
データ語の２進値を表わす定常状態信号を発生する。

出力電圧安定器１０２−０は径路１０６−０を通して高
利得負帰還ループによりＤ／Ａ変換器のチャンネル０の
出力を検知し、径路１１３−０の正電源を調整する。こ
の出力安定器はＤ／Ａ変換器が発生する出力信号の高い
正確さを設定し維持する上で大きな役割を演する。以下
では電圧安定器を校正する仕方を説明する。ハードウェ
ア校正の場合、一定のデータ負荷が径路１２２を経て制
御チャンネルＯにロードされる。ポテンショメータ　１
２６は安定器への入力電圧を制御する。チャンネル１の
ような基準チャンネルには高いデータ・ビットがすべて
ロードされ、この基準チャンネル１０２−１からの径路
１１．３−１を通るフィルタ出力は高精度ディジタル電
圧計で監視される。ポテンショメータのスライダ１２７
が変化して基準チャンネル１０２−ｌの電圧の読みを径
路１１３−１において＋５Ｖｄ、ｃ。

になるようにする。基準チャンネルには低いデータ・ビ
ットがすべてロードされ、径路１１３−１により電圧計
の読みが観測される。ステップ１が繰返され、径路１１
３−１に乗っている出力がポテンショメータのスライダ
１２７を変えることにより、データ・ビットが全部低い
状態で読みが＋５Ｖプラス径路１１３−１で読まれる電
圧になるように調節される。

安定器回路を一つ使用するとき、変換器全体はわずかに
Ｏおよび＋５Ｖからずれることができる約０から＋５ｖ
までの出力を与える。このずれは極めて小さ（、マイク
ロボルトの程度である。この構成は出力信号を正確に５
■振らせる。これは通常１６未満のデータ・ビットを使
用する多数の用途において重大ではない。正確に絶対０
から＋５Ｖまでの出力電圧を得たい場合には、第２の安
定器回路を使用して調整された仮想接地を設けることが
できる。これには変換器の第２チヤンネルを専用する必
要がある。この第２チヤンネルはチャンネル０から５ボ
ルトの出力の校正について説明したと同じ仕方で仮想接
地に関するＯ出力に対して校正される。

回路を校正して後のパワーアップからの典型的な動作サ
イクルは次のとおりである。

１）初期状態または休止入力信号状態は、ＤＡＣＣＷＬ
Ｋ　　　　　　　　　　動作中ＤＬＮ　高 ＤＡＴＡ　　　　　　　　　　　ドントケアＤＣＬＫ　
高 ２）各パワーアップ時、シフトレジスタ　５０１は最初
のデータとアドレスとを２回書込むことによりクリアさ
れる。（下記ステップ３と４とを２回繰返す。）この、
ステップは計器の電源を落し、続いてパワーアップする
まで再び必要ない。これはパワーアップ後ロードされる
最初のチャンネルに１６ビツトのデータとチャンネル０
のアドレス・ビットとをロードする場合にも必要ない。

３）後に四つのＡアドレス・ビットが続＜データ・ビッ
トはＤＣＬＫパルスによりシフトレジスタ　５０１に移
される。データ・ビットおよびアドレス・ビットがすべ
てのチャンネルについて移入されてから、ＤＣＬＫ信号
をＨＩＧＨの状態のままにしておかなければならない。

４）ＤＬ”信号を受信ワードあたり１回循通させる。こ
れによりデータ・ビットが径路５０７のＡアドレス・ビ
ットにより指示されるとおりデータ・ラッチ５１４の適
切な区画にラッチされる。ＤＬ”信号はまたシフトレジ
スタ５０１を他のワードを径路１２２に移す前にクリア
する準備をする。ＤＬ”信号はデータをラッチ５１４に
入れてからＨＩＧＨ状態になっていなければならない。

ＤＡＣＣＬＫ”信号が動作している状態で、出力は連続
して径路１０６−に発生する。

ステップ３と４とは使用する７ヤンネルごとに繰返され
る。

５）各パワーアップ後データがロードされる最初のＤ／
Ａチャンネルは常にチャンネル０である。これは＋Ｖ電
圧をインターフェース１０４にセットする出力電圧安定
器回路１０２を制御する。チャンネルＯを使用したくな
い場合には制御チャンネルとしてどのチャンネルを使用
してもよい。＋５Ｖの安定器は常に制御チ／ 変換器のすべてのチャンネルはそのチャンネルにＸデー
タ・ビットがロードされている場合、Ｘビット変換器と
して動作することを理解すべきである。ただしＸはｎ以
下であり、ｎは変換器が使用するように設計されている
データ・ビット数の最大値である。

本発明の変換器チャンネルはすべてそのチャンネルにＸ
データ・ビットがロードされている場合Ｘビット変換器
として動作することを理解すべきである。ただしＸはｎ
以下であり、ｎは変換器が使用するように設計されてい
るデータ・ビット数の最大値である。

この種のデータ・ビットの流れの一例として、変換器は
最大１６データ・ビットで動作するように設計されてい
ると仮定する。また変換器のチャンネルには７個のデー
タ・ビットしかロードされていないと仮定する。ビット
ｄ９は今度はデータＬＳＢとなるがとッ）ｄ１５はデー
タＭＳＢとして残っている。データ・ピッ）ｄＯからｄ
８までは使用されず、ロードされない。しかしこれらビ
ットはすべで変換器により自動的にＬＯＷにセットされ
る。さてＬＳＢデータ・ピッ）ｄＯだけＨＩＧＨデータ
がロードされている（ｄ　１０＞　ｄ　１５すべてＬＯ
Ｗ）場合には、関連フィルタへ出力されるパルス流れは
、導体１２１に２０Ｍ　Ｈｚリフレッシュ・クロック（
ＤＡＣＣＬＫ）を使用するとすれば５Ｖ、　２０Ｏｎｓ
幅の２５６個のパルスである。

ＭＳＢデータ・ビットｄ１５だけがＨＩＧＨ（ピッ）ｄ
Ｏ＞ｄ１４すべてＬＯＷ）であれば、出力パルスの流れ
は２０ＭＨｚ　ＤＡＣＣＬＫの場合５■、２５４０Ｏｎ
ｓ幅の２５６個のパルスとＯＶ　、　２００ｎｓの２５
６個のパルスとである。７データ・ビットのこの場合、
フィルタの出力電圧は１２８（２’）ステップ（ゲイン
１のフィルタを使用するときステップあたり３９．０６
ｍＶ）を備えている。

本発明の特定の実施例をここに關示したが、当業者はこ
の特定の実施例とは異なるが付記する特許請求の範囲の
中に入る他の実施例を設計することができることが予想
される。たとえば、ここに示したもの以外のクロック速
度を使用することができる。また、２５６の代りに６４
繰返し数変調パルスのような他の繰返し数・幅・変調を
組合せを使用することができる。

［発明の効果コ 以上説明したように、本発明を用いることにより、それ
ぞれが異なるデータビット数で動作することのできる、
高精度アナロジ出力を有する複数チャンネル・ディジタ
ル・アナロゲ変換器を１チツプ上に構成することができ
る。また、出力フィルタには比較的簡単で廉価な物が使
えるので全体の回路構成をコンパクトにできる。

【図面の簡単な説明】

第１図は本発明による変換器の一実施例を示すブロック
図、第２図、第３図、及び第４図は該変換器に印加され
る入力信号の詳細図、第５図は前記変換器のディジタル
回路の詳細図、第６図及び第７図は１６ビツト同期２進
カウンタとＢＲＭイネーブル発生器とを示す図、第８図
は修正ＢＲＭの詳細図、第９図、第１０図、及び第１１
図は前記変換器に印加される入力信号のタイミング関係
を示す図、第１２図は第１図の回路のディジタル部から
それぞれ発生される繰返し数・幅・変調信号を示す図、
第１３図は第６図及び第７図の接続関係を表す図、第１
４図は導体１２１．６０２　、及び５１１上の信号を示
す図である。 １０１：ディジタル回路 １０２−０　：出力電圧安定器 １０２−１　：出力フィルタ

Claims (2)

【特許請求の範囲】
1. （１）アドレス・ビットとデータ・ビットとを有する入
   力ワードをレジスタに入力する手段と、前記レジスタを
   読み出す手段と、 前記読み出しに応じて前記レジスタ内の前記ワードの前
   記データ・ビットを多重セクション・ラッチの入力まで
   伸ばす手段と、 前記伸びたデータ・ビットを前記レジスタ内の前記アド
   レス・ビットの制御下で前記ラッチのセクションへ入力
   する手段と、 前記ラッチ・セクション内の前記データ・ビットを多重
   セクション２進速度乗算器の関連するセクションへ印加
   する手段であって、該２進速度乗算器の前記関連するセ
   クションが前記データ・ビットの印加に応じて有効とな
   り、前記ラッチ内の前記データ・ビットの２進値を表す
   パルス変調信号を発生する手段と、 前記２進速度乗算器からの前記パルス変調信号を多重セ
   クション・フィルタの関連するセクションに印加する手
   段と、 前記パルス変調信号の印加に応じて振幅が前記ラッチ内
   の前記データ・ビットの２進値を表すアナログ出力信号
   を得る前記フィルタと、 を備えて成るディジタル・アナログ変換器。
2. （２）全チャンネルに共通である入力導体と、特定のチ
   ャンネルを指定するための独特なビット・パターンを有
   するアドレス・ビットとデータ・ビットとを持つ入力ワ
   ードを前記入力導体に印加する手段と、 シフトレジスタと、 印加された各ワードを、前記シフトレジスタのクロック
   入力に同時に印加されたパルスの制御下で前記シフトレ
   ジスタに入力する手段と、 前記シフトレジスタを読み出す手段と、 多重セクショク・ラッチと、 前記読み出しに応じて前記レジスタ内の前記データ・ビ
   ットを前記ラッチの全セクションの入力へ伸ばす手段と
   、 前記レジスタ内の前記アドレス・ビットの制御下で前記
   データ・ビットを前記ラッチのセクションに入力する手
   段と、 前記ラッチの各セクションにつき１セクションを備えて
   いる多重セクション２進速度乗算器と、 前記ラッチ・セクション内の前記データ・ビットを前記
   ２進速度乗算器の関連するセクションへ印加する手段と
   、 前記データ・ビットの印加に応じて、前記ラッチ内の前
   記データ・ビットの２進値を表すパルス変調信号を発生
   する、前記２進速度乗算器内の手段と、 前記２進速度乗算器からの前記パルス変調信号を多重セ
   クション・フリップフロップの関連するセクションへ印
   加する手段と、 クロックパルスを前記フリップフロップのクロック入力
   へ印加する手段と、 前記クロックパルスと前記パルス変調信号との印加に応
   答して、制御された幅のパルスを出力に形成する前記フ
   リップフロップと、前記フリップフロップによって形成
   された 前記制御された幅を持つ出力パルスを多重セクション・
   フィルタの関連するセクションに印加する手段と、 前記フリップフロップからの前記パルスの印加に応じて
   、振幅が前記ラッチ内の前記データ・ビットの２進値を
   表すアナログ出力信号を得るための前記フィルタと、 を備えて成るディジタル・アナログ変換器。