JPH01314420A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01314420A JPH01314420A JP14657588A JP14657588A JPH01314420A JP H01314420 A JPH01314420 A JP H01314420A JP 14657588 A JP14657588 A JP 14657588A JP 14657588 A JP14657588 A JP 14657588A JP H01314420 A JPH01314420 A JP H01314420A
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- Japan
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- circuit
- clock
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- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次］
概要
産業上の利用分野
従来の技術
発明が解決りようとする課題
課題を解決するための手段（第１図）
作用
実施例
一実施例（第２〜５図）
拡張
発明の効果
＋ａ要１
り〔ノックパルスに同期して動作し該クロックパルスの
電圧がハイレ゛ベルのときとロウレベルのときで消費電
流が異なる集積回路、例えばチョッパ型コンパレータを
用いた並列比較型Δ／Ｄ変換器１の１（導体集積回路に
関し、 りａツクパルスの停止により半導体集積回路に大電流が
流れて異常動作するのを防止することを目的とし、 クロックパルスに同期して動作する内部回路と、該り【
ノックパルスが一定時間以上停正したことを検出するク
ロック停止検出回路と、該停止が検出された場合には該
内部回路へ供給されるクロックパルスの電圧レベルをｆ
め定めた一方のレベルに強制的に移行させる制御回路と
を備えて構成する。
電圧がハイレ゛ベルのときとロウレベルのときで消費電
流が異なる集積回路、例えばチョッパ型コンパレータを
用いた並列比較型Δ／Ｄ変換器１の１（導体集積回路に
関し、 りａツクパルスの停止により半導体集積回路に大電流が
流れて異常動作するのを防止することを目的とし、 クロックパルスに同期して動作する内部回路と、該り【
ノックパルスが一定時間以上停正したことを検出するク
ロック停止検出回路と、該停止が検出された場合には該
内部回路へ供給されるクロックパルスの電圧レベルをｆ
め定めた一方のレベルに強制的に移行させる制御回路と
を備えて構成する。
［産業上の利用分野］
本発明は、クロックパルスに同期して動作し該クロック
パルスの電圧がハイレベルのときとロウレベルのときで
消費電流が胃なる集積回路、例えばチョッパ型コンパレ
ータを用いた・１列比較型Δ／Ｉ）変換器等の半導体集
積回路に関する。
パルスの電圧がハイレベルのときとロウレベルのときで
消費電流が胃なる集積回路、例えばチョッパ型コンパレ
ータを用いた・１列比較型Δ／Ｉ）変換器等の半導体集
積回路に関する。
［従来の技術」
例えば・１に列比較型Ａ／Ｉ）変換器では、Ｎビット出
力の場合、２”−１個（例えばＮ ＝ １２では４０９
６個）のコンパレータを（ｉ するため、消費電流も大
きくなる。特にチョッパ型コンパレータを用いた場合に
は、たとえ低消費電力型の（ＪＯ３を使用しても、動作
時のきμ均電流は１００〜５００ｍＡにもなる。このコ
ンパレータは、オートゼロ時においては比較時より１．
６倍以上も電流が流れる。
力の場合、２”−１個（例えばＮ ＝ １２では４０９
６個）のコンパレータを（ｉ するため、消費電流も大
きくなる。特にチョッパ型コンパレータを用いた場合に
は、たとえ低消費電力型の（ＪＯ３を使用しても、動作
時のきμ均電流は１００〜５００ｍＡにもなる。このコ
ンパレータは、オートゼロ時においては比較時より１．
６倍以上も電流が流れる。
１発明が解決しようとする課題］
このため、オートゼロ状態でクロックパルスが停止４−
ると、Ａ／Ｄ変換器に大電流が継続して流れるごとにな
り、発熱によりＡ／Ｄ変換器が異常値を出力してこれを
含む系が暴走する恐れが生ずる。したがって、車等にこ
のＡ／Ｄ変換器を用いる場合には何らかの対策が必要と
なる。
ると、Ａ／Ｄ変換器に大電流が継続して流れるごとにな
り、発熱によりＡ／Ｄ変換器が異常値を出力してこれを
含む系が暴走する恐れが生ずる。したがって、車等にこ
のＡ／Ｄ変換器を用いる場合には何らかの対策が必要と
なる。
本発明は上記問題点に鑑み、クロックパルスのｆ＋’
＋Ｉ−により集積回路に大電流が流れて異常動作するの
を防止することができる半導体集積回路を提供４−るこ
とにある。
＋Ｉ−により集積回路に大電流が流れて異常動作するの
を防止することができる半導体集積回路を提供４−るこ
とにある。
［課題を解決するための手段１
第１図は本発明の原理構成を示すブロック図である。
゛１′、導体集積回路Ｓは、構成要素ｌ０１２０及び３
０を備えている。
０を備えている。
１０は内部回路であり、クロックパルスに同期して動作
する。
する。
２０はクロック停止検出回路であり、該クロックパルス
が一定時間以上停止したことを検出する。
が一定時間以上停止したことを検出する。
３０は制御回路であり、該停止が検出された場合には、
内部回路ｌＯへ供給されるクロックパルスの電圧レベル
を、予め定めた一方のレベルに強制的に移行させる。
内部回路ｌＯへ供給されるクロックパルスの電圧レベル
を、予め定めた一方のレベルに強制的に移行させる。
［作用１
クロックパルスが一定時間以」―停＋ｈ シた場合には
、クロックパルスの電圧レベルは内部回路１０の消費電
流が少なくなる方のレベルに強制的に移行される。
、クロックパルスの電圧レベルは内部回路１０の消費電
流が少なくなる方のレベルに強制的に移行される。
したがって、内部回路１０の消費電流は動作時の・「均
電流よりも少なくなり、内：Ｍり回路が発熱により異常
動作することがない。
電流よりも少なくなり、内：Ｍり回路が発熱により異常
動作することがない。
し実施例１
（１）一実施例
図面に基づいて本発明の一実施例を説明する。
第２図は半導体集積回路が・１に列比較型Ａ／Ｄ変換器
である場合を示す。
である場合を示す。
Ａ／Ｉ）変換器の主要な内、・不回路である・１し列比
較型Ａ／１）変換部１０Ａは、例えば出力が１２ヒツト
であり、４，０９６個のチョッパ型コンパレータＩＩを
備えている。各チョッパ型コンパレータＩ＋は、外部か
ら供給されるり【１ツクパルスＳｌに同期して同一動作
を行う。
較型Ａ／１）変換部１０Ａは、例えば出力が１２ヒツト
であり、４，０９６個のチョッパ型コンパレータＩＩを
備えている。各チョッパ型コンパレータＩ＋は、外部か
ら供給されるり【１ツクパルスＳｌに同期して同一動作
を行う。
チョッパ型コンパレータ１１の入力端子！２ａには、直
列接続されたＦｉ数の抵抗器により電源電圧が分圧され
た基準電圧が印加され、入力端子１２ｂにはデジタル変
換しようとするサンプル電圧が印加される。入力端子１
２ａ、１２ｂはそれぞれアナログスイッチ１３ａ、１３
ｂを介してコンデンサ１４ａの一端に共通に接続されて
いる。コンデンサ＋４ａの他端には、インバータ＋５ａ
。
列接続されたＦｉ数の抵抗器により電源電圧が分圧され
た基準電圧が印加され、入力端子１２ｂにはデジタル変
換しようとするサンプル電圧が印加される。入力端子１
２ａ、１２ｂはそれぞれアナログスイッチ１３ａ、１３
ｂを介してコンデンサ１４ａの一端に共通に接続されて
いる。コンデンサ＋４ａの他端には、インバータ＋５ａ
。
コンデンサ１４ｂ、インバータ＋５ｂ及び１５ｃが順次
直列接続されている。インバータ１５ｃの出力端トはチ
ョッパ型コンパレータＩＩの出力端ｒ−１６に接続され
ている。また、インバータ１５ａ、＋５ｂにはそれぞれ
アナログスイッチ＋７ａ、１７ｂが４ν列接続されてい
る。
直列接続されている。インバータ１５ｃの出力端トはチ
ョッパ型コンパレータＩＩの出力端ｒ−１６に接続され
ている。また、インバータ１５ａ、＋５ｂにはそれぞれ
アナログスイッチ＋７ａ、１７ｂが４ν列接続されてい
る。
これらアナログスイッチ＋３ａ、１７ａ及び＋７ｂは、
クロックパルスＳ３により開閉される。
クロックパルスＳ３により開閉される。
また、アナログスイッチ＋３ｂは、クロックパルスＳ、
をインバータ４０で反転したクロックパルスＳ３により
開閉される。
をインバータ４０で反転したクロックパルスＳ３により
開閉される。
クロックパルスＳ３がハイレベルになると、アナログス
イッチ＋３ａ％ ＋７ａ及び＋７ｂが開かれ、アナログ
スイッチ＋３ｂが閉じられる。このオートゼロ状態では
、入力端Ｆ Ｉ ２ ａに印加される基準電圧に比例し
た電荷がコンデンサ゛１４ａに蓄積される。また、イン
バータ１５ａ、１５ｂは人出力喘丘が短絡されているの
で、インバータ１５ａ、１５ｂはその後の人力に応じて
ハイレベル側またはロウレベル側へ最も動作し易い状態
になっている。さらに、この短絡により、インバータ１
５ａ、１５ｂを構成するＣ Ｍ ＯＳの電源端−ｒ間に
は比輪的大きな電流が流れる。
イッチ＋３ａ％ ＋７ａ及び＋７ｂが開かれ、アナログ
スイッチ＋３ｂが閉じられる。このオートゼロ状態では
、入力端Ｆ Ｉ ２ ａに印加される基準電圧に比例し
た電荷がコンデンサ゛１４ａに蓄積される。また、イン
バータ１５ａ、１５ｂは人出力喘丘が短絡されているの
で、インバータ１５ａ、１５ｂはその後の人力に応じて
ハイレベル側またはロウレベル側へ最も動作し易い状態
になっている。さらに、この短絡により、インバータ１
５ａ、１５ｂを構成するＣ Ｍ ＯＳの電源端−ｒ間に
は比輪的大きな電流が流れる。
次に、クロックパルスＳ３がロウレベルになると、アナ
［１グスイツチ１３ａ、１７ａ及び＋７ｂが開かれ、ア
ナログスイッチ！３ｂが閉じられる。
［１グスイツチ１３ａ、１７ａ及び＋７ｂが開かれ、ア
ナログスイッチ！３ｂが閉じられる。
この比較状態では、入力端子＋２ｂに印加されるサノブ
ル１１【圧に応じてコンデンサ１４ａの電荷；１が変化
しこれがインバータ１５ａにより増幅され、次いでコン
デンサ＋４ｂの電荷噴が変化しこれがインバータ１５ｂ
により増幅される。そして、サノブル、Ｕ圧が基準電圧
よりも大きければ、出力端（−１６がロウレベルになり
、逆の場合には出力端ｒ−１６がハイレベルになる。
ル１１【圧に応じてコンデンサ１４ａの電荷；１が変化
しこれがインバータ１５ａにより増幅され、次いでコン
デンサ＋４ｂの電荷噴が変化しこれがインバータ１５ｂ
により増幅される。そして、サノブル、Ｕ圧が基準電圧
よりも大きければ、出力端（−１６がロウレベルになり
、逆の場合には出力端ｒ−１６がハイレベルになる。
ごのクロックパルスＳ３は次のようにして作成される。
４゛なわら、入力端子２１がアットゲート３０Δの一方
の入力端ｆに接続され、入力端子２Ｉかり【ノック停止
Ｆ検出回路２０Ａを介してアンドゲート３０Ａの他方の
入力端子に接続されており、人力ｉ＝ ｒ−２１にクロ
ックパルスＳ１を供給ケることによりアンドゲート３０
Ａの出力端ｒからクロックパルスＳ、が得られる。
の入力端ｆに接続され、入力端子２Ｉかり【ノック停止
Ｆ検出回路２０Ａを介してアンドゲート３０Ａの他方の
入力端子に接続されており、人力ｉ＝ ｒ−２１にクロ
ックパルスＳ１を供給ケることによりアンドゲート３０
Ａの出力端ｒからクロックパルスＳ、が得られる。
このクロック停止り検出回路２０Ａは、例えば第３図に
示４−如く、入力端子２１がｐチャンネルＭＯ３ＦＥＴ
２２のゲートに接続され、このソースが）−側電源端ｆ
Ｖｏｏに接続され、ドレインが抵抗２３を介して〜側電
源端子Ｖ９ｑに接続され、抵抗２３にコンデンサ２４が
並列接続され、ｐチャンネルＭＯ３ＦＥ７２２のドレイ
ンにツユミツト回路２５の入力端子が接続されて構成さ
れており、ツユミツト回路２５の出力信号がクロツタ動
作信号Ｓ、として端ｆ’２６に取り出される。
示４−如く、入力端子２１がｐチャンネルＭＯ３ＦＥＴ
２２のゲートに接続され、このソースが）−側電源端ｆ
Ｖｏｏに接続され、ドレインが抵抗２３を介して〜側電
源端子Ｖ９ｑに接続され、抵抗２３にコンデンサ２４が
並列接続され、ｐチャンネルＭＯ３ＦＥ７２２のドレイ
ンにツユミツト回路２５の入力端子が接続されて構成さ
れており、ツユミツト回路２５の出力信号がクロツタ動
作信号Ｓ、として端ｆ’２６に取り出される。
上記構成において、入力端子２１に第４図に示すような
りロックパルスＳ、を供給すると、り〔ノックパルスＳ
、がロウレベルのときｐチャフネル１ＩＯ８ＦＦ、Ｔ２
２がオフになり、コンデンサ２４に電荷が蓄積されると
ともに、出力端Ｆ２Ｂがハイレベルになる。次に、クロ
ックパルスＳｌがハイレベルになると、ｐヂャンネル−
０３ＦＥ７２２がオフになるが、コンデンサ２４に電荷
が蓄積られているので、コンデンサ２４の電気界り１と
抵抗２３の抵抗値との積に比例した一定時間Ｔ、以内、
すなわらＴ。くＴ、なる′Ｉ゛。後にクロックパルスＳ
１がロウレベルになり、クロック動作信号Ｓ、はハイレ
ベルのままである。したがって、Ｉ［常動作詩には第４
図に示４−如く、り〔１ツク動作信号Ｓ、は常にハイレ
ベルになっている。よって、アンドゲート３０ Ａが開
かれ、クロックパルスＳ、がアンドゲート３０Δを通っ
てり【ｌツクパルスＳｌと同一波形のクロ１タバルスＳ
３となる。
りロックパルスＳ、を供給すると、り〔ノックパルスＳ
、がロウレベルのときｐチャフネル１ＩＯ８ＦＦ、Ｔ２
２がオフになり、コンデンサ２４に電荷が蓄積されると
ともに、出力端Ｆ２Ｂがハイレベルになる。次に、クロ
ックパルスＳｌがハイレベルになると、ｐヂャンネル−
０３ＦＥ７２２がオフになるが、コンデンサ２４に電荷
が蓄積られているので、コンデンサ２４の電気界り１と
抵抗２３の抵抗値との積に比例した一定時間Ｔ、以内、
すなわらＴ。くＴ、なる′Ｉ゛。後にクロックパルスＳ
１がロウレベルになり、クロック動作信号Ｓ、はハイレ
ベルのままである。したがって、Ｉ［常動作詩には第４
図に示４−如く、り〔１ツク動作信号Ｓ、は常にハイレ
ベルになっている。よって、アンドゲート３０ Ａが開
かれ、クロックパルスＳ、がアンドゲート３０Δを通っ
てり【ｌツクパルスＳｌと同一波形のクロ１タバルスＳ
３となる。
断線等によりクロックパルスＳ、が一定時間′Ｉ゛。
以１−ハイレヘルになると、クロック動作信号Ｓ。
が〔１ウレヘルとなり、アンドゲート３０Ａが閉じられ
、したがってクロックパルスＳ３が強制的に［ノウレベ
ルに移行される。逆に、クロックパルスＳ、が「１ウレ
ヘルの状態で停止上した場合にら、り【１ツタパルスＳ
３はロウレベルである。したがって、クロック停止状態
では必ずクロックパルスＳ。
、したがってクロックパルスＳ３が強制的に［ノウレベ
ルに移行される。逆に、クロックパルスＳ、が「１ウレ
ヘルの状態で停止上した場合にら、り【１ツタパルスＳ
３はロウレベルである。したがって、クロック停止状態
では必ずクロックパルスＳ。
が〔ノウレベルとなり、第２図に示すアナログスイッチ
１３ａ、＋７ａ及びアナログスイッチ＋７ｂが開状態に
なり、アナログスイッチ＋３ｂが閉状態になる。このた
め、チョッパ型コンパレータ１１の消費電流は極めて小
さくなり、並列比較型Ａ／Ｉ）変換１＜ Ｉ ＯＡの消
費電流は動作時の平均電流具ドとなる。よって、発熱に
より・１に列比較型Ａ／Ｄ変換部１０Ａが異常動作する
ことがない。
１３ａ、＋７ａ及びアナログスイッチ＋７ｂが開状態に
なり、アナログスイッチ＋３ｂが閉状態になる。このた
め、チョッパ型コンパレータ１１の消費電流は極めて小
さくなり、並列比較型Ａ／Ｉ）変換１＜ Ｉ ＯＡの消
費電流は動作時の平均電流具ドとなる。よって、発熱に
より・１に列比較型Ａ／Ｄ変換部１０Ａが異常動作する
ことがない。
また、ｐチャンネルＭＯＳＦＥＴ２２のゲートがフロー
ティング状態となり、第５図に示す如く通常動作よりも
長い周期で振動した場合には、これに対応してクロック
動作信号Ｓ２、クロックパルスＳ３が第５図に示す如く
なり、クロックパルスＳ、のパルス幅が一定幅に押さえ
られる。したがって、このような場合にも並列比較型Ａ
／Ｄ変換部璽ＯＡの消費電流は通常動作の場合の早均電
流よりも少なくなり、安全側動作となる。
ティング状態となり、第５図に示す如く通常動作よりも
長い周期で振動した場合には、これに対応してクロック
動作信号Ｓ２、クロックパルスＳ３が第５図に示す如く
なり、クロックパルスＳ、のパルス幅が一定幅に押さえ
られる。したがって、このような場合にも並列比較型Ａ
／Ｄ変換部璽ＯＡの消費電流は通常動作の場合の早均電
流よりも少なくなり、安全側動作となる。
（２）拡張
なお、本発明には他にも種々の変影例が含まれる。
例えば、アンドゲート３０Ａの代わりにアナログスイッ
チを用い、クロック動作信号Ｓｔによりこのアナログス
イッチをオン・オフする構成であってもよい。
チを用い、クロック動作信号Ｓｔによりこのアナログス
イッチをオン・オフする構成であってもよい。
また、上記実施例では一定時間以上クロックパルスが停
止した場合にクロックパスルの電圧レベルを強制的にロ
ウレベルにする場合を説明したが、ハイレベルにするこ
とにより集積回路が安全側になる場合には、アンドゲー
ト３０Ａの代わりにナントゲートを用いればよい。
止した場合にクロックパスルの電圧レベルを強制的にロ
ウレベルにする場合を説明したが、ハイレベルにするこ
とにより集積回路が安全側になる場合には、アンドゲー
ト３０Ａの代わりにナントゲートを用いればよい。
さらに、本発明の思想はクロックパルスが供給されるＩ
） Ｉ、 Ｌ回路にも適用することができる。すなわち
、クロックパスルが停止した場合にはＰＬ■、回路は自
走してクロックパスルとは無関係の周波数のパルスを出
力し、このパルスを用いた集積回路を含む系が異常動作
する場合も考えられるが、この場合、クロックパスルの
停止を検出し、ゲートを閉じてＰＬＬ回路から出力され
るパスルを集積回路へ供給するのを停止することにより
異常動作を防止するようにしてもよい。
） Ｉ、 Ｌ回路にも適用することができる。すなわち
、クロックパスルが停止した場合にはＰＬ■、回路は自
走してクロックパスルとは無関係の周波数のパルスを出
力し、このパルスを用いた集積回路を含む系が異常動作
する場合も考えられるが、この場合、クロックパスルの
停止を検出し、ゲートを閉じてＰＬＬ回路から出力され
るパスルを集積回路へ供給するのを停止することにより
異常動作を防止するようにしてもよい。
［発明の効果Ｊ
以上説明した如く、本発明に係る半導体集積回路では、
クロックパスルが一定時間以上停止したことを検出した
場合には内部回路へ供給するクロックパスルの電圧レベ
ルを、内部回路の消費電流が少なくなる方のレベルに強
制的に移行させるので、クロックパスルが一定時間以上
停止しても集積回路に大電流が流れることがなく、した
がって、発熱による半導体集積回路の異常動作を防止す
ることができるという優れた効果を奏し、この半導体集
積回路及びこれを含む系全体の安全性と信頼性の向上及
び半導体集積回路の利用範囲の拡大に寄１）するところ
が大きい。
クロックパスルが一定時間以上停止したことを検出した
場合には内部回路へ供給するクロックパスルの電圧レベ
ルを、内部回路の消費電流が少なくなる方のレベルに強
制的に移行させるので、クロックパスルが一定時間以上
停止しても集積回路に大電流が流れることがなく、した
がって、発熱による半導体集積回路の異常動作を防止す
ることができるという優れた効果を奏し、この半導体集
積回路及びこれを含む系全体の安全性と信頼性の向上及
び半導体集積回路の利用範囲の拡大に寄１）するところ
が大きい。
第１図は本発明の構成を示す原理ブロック図である。
第２図乃至第５図は本発明の一実施例に係り、第２図は
並列比較型Ａ／Ｄ変換器のｅ部構成を示す回路図、 第３図は第２図に示すクロック停止検出回路２０Ａの一
例を示す回路図、 第４図はクロックパスルが一定時間以上停止した場合の
動作を示す波形図、 第５図は第３図に示すｐチャンネルＭＯＳＦＥＴ２２の
ゲートが７０−ティング状態になった場合の動作を示す
波形図である。 図中、 １０Ａは並列比較型Ａ／Ｄ変換部 ！Ｉはヂョッパ型コンパレータ ２ＯＡはクロック停止検出回路 ２２はｐチャンネルＭＯＳＦＥＴ ２５はシュミット回路 代理人 弁理士 井桁点−（外２名）乙４（゛二゛ ＼へ 発明の原理ブロック図 箋十図 ｓｓ クロック停止検出回路 第３図 第４図 ？′べ 上１ 二こ 吐 ｌト へと へ【 ０ 會
並列比較型Ａ／Ｄ変換器のｅ部構成を示す回路図、 第３図は第２図に示すクロック停止検出回路２０Ａの一
例を示す回路図、 第４図はクロックパスルが一定時間以上停止した場合の
動作を示す波形図、 第５図は第３図に示すｐチャンネルＭＯＳＦＥＴ２２の
ゲートが７０−ティング状態になった場合の動作を示す
波形図である。 図中、 １０Ａは並列比較型Ａ／Ｄ変換部 ！Ｉはヂョッパ型コンパレータ ２ＯＡはクロック停止検出回路 ２２はｐチャンネルＭＯＳＦＥＴ ２５はシュミット回路 代理人 弁理士 井桁点−（外２名）乙４（゛二゛ ＼へ 発明の原理ブロック図 箋十図 ｓｓ クロック停止検出回路 第３図 第４図 ？′べ 上１ 二こ 吐 ｌト へと へ【 ０ 會
Claims (1)
- 【特許請求の範囲】 クロックパルスに同期して動作する内部回路（１０）と
、 該クロックパルスが一定時間以上停止したことを検出す
るクロック停止検出回路（２０）と、該停止が検出され
た場合には、該内部回路（１０）へ供給されるクロック
パルスの電圧レベルを予め定めた一方のレベルに強制的
に移行させる制御回路（３０）と、 を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146575A JP2642950B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146575A JP2642950B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01314420A true JPH01314420A (ja) | 1989-12-19 |
| JP2642950B2 JP2642950B2 (ja) | 1997-08-20 |
Family
ID=15410795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146575A Expired - Fee Related JP2642950B2 (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642950B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516540A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Pulse detection circuit |
| JPS5812568A (ja) * | 1981-07-15 | 1983-01-24 | Matsushita Electric Works Ltd | 電力線搬送システムの受信器 |
| JPS59188750A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | デ−タ処理システム |
-
1988
- 1988-06-14 JP JP63146575A patent/JP2642950B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516540A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Pulse detection circuit |
| JPS5812568A (ja) * | 1981-07-15 | 1983-01-24 | Matsushita Electric Works Ltd | 電力線搬送システムの受信器 |
| JPS59188750A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | デ−タ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2642950B2 (ja) | 1997-08-20 |
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