JPH01318121A - 割込制御方式 - Google Patents
割込制御方式Info
- Publication number
- JPH01318121A JPH01318121A JP15018988A JP15018988A JPH01318121A JP H01318121 A JPH01318121 A JP H01318121A JP 15018988 A JP15018988 A JP 15018988A JP 15018988 A JP15018988 A JP 15018988A JP H01318121 A JPH01318121 A JP H01318121A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- vector
- emergency
- emergency interrupt
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013598 vector Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 238000000556 factor analysis Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、緊急割込発生による割込処理を高速化した割
込制御方式に関するものである。
込制御方式に関するものである。
マイクロプロセッサに於ける割込みは、電源投入時等に
於けるリセット割込み、電源断等にょる緊急割込み、プ
ログラム実行時に於けるソフトウェア割込み、高速割込
み、外部装置等からの通常割込み等の種類があり、緊急
割込みは、リセット割込みの次に優先度が高い割込みで
ある。この緊急割込みは、電源断等の要因により発生す
るもので、他のプログラムによってマスクされないもの
であるから、ノンマスカラブル・インタラブド（ＮＭＩ
）と称される。この緊急割込発生により、処理中のデー
タの退避等を行う場合があるから、迅速に処理すること
が要望されている。
於けるリセット割込み、電源断等にょる緊急割込み、プ
ログラム実行時に於けるソフトウェア割込み、高速割込
み、外部装置等からの通常割込み等の種類があり、緊急
割込みは、リセット割込みの次に優先度が高い割込みで
ある。この緊急割込みは、電源断等の要因により発生す
るもので、他のプログラムによってマスクされないもの
であるから、ノンマスカラブル・インタラブド（ＮＭＩ
）と称される。この緊急割込発生により、処理中のデー
タの退避等を行う場合があるから、迅速に処理すること
が要望されている。
電源断やプログラム暴走等による緊急割込発生により、
マイクロプロセッサは、処理を中断して割込処理を実行
することになり、処理中のデータ等を不揮発性メモリ等
へ退避する処理を行うものである。第３図は従来例の説
明図であり、１１はマイクロプロセッサ、１２はアドレ
スレジスタ、１３はプログラム等が格納されたメモリ、
１４はオア回路、Ａ−Ｅは緊急割込要因を示す。これら
の緊急割込要因Ａ−Ｈの何れか一つでも発生すると、オ
ア回路１４を介して緊急割込信号ＮＭＩがマイクロプロ
セッサ１１に加えられる。
マイクロプロセッサは、処理を中断して割込処理を実行
することになり、処理中のデータ等を不揮発性メモリ等
へ退避する処理を行うものである。第３図は従来例の説
明図であり、１１はマイクロプロセッサ、１２はアドレ
スレジスタ、１３はプログラム等が格納されたメモリ、
１４はオア回路、Ａ−Ｅは緊急割込要因を示す。これら
の緊急割込要因Ａ−Ｈの何れか一つでも発生すると、オ
ア回路１４を介して緊急割込信号ＮＭＩがマイクロプロ
セッサ１１に加えられる。
この緊急割込信号ＮＭＩによりマイクロプロセッサ１１
は、図示を省略したスタックポインタにより構成される
スタックに、各レジスタに保持されたデータをブツシュ
ダウンし、アドレスレジスタ１２の上位８ビツトに、メ
モリ１３のＦＦＦＣ番地のデータＦＡを、次にアドレス
レジスタ１２の下位８ビツトに、メモリ１３のＦＦＦＤ
番地のデータ００をそれぞれ転送してロードする。この
アドレスレジスタ１２にロードされたＦＡＯＯをスター
トアドレスとして割込処理が行われる。
は、図示を省略したスタックポインタにより構成される
スタックに、各レジスタに保持されたデータをブツシュ
ダウンし、アドレスレジスタ１２の上位８ビツトに、メ
モリ１３のＦＦＦＣ番地のデータＦＡを、次にアドレス
レジスタ１２の下位８ビツトに、メモリ１３のＦＦＦＤ
番地のデータ００をそれぞれ転送してロードする。この
アドレスレジスタ１２にロードされたＦＡＯＯをスター
トアドレスとして割込処理が行われる。
割込処理の開始により、先ず緊急割込要因の解析が行わ
れる。即ち、緊急割込要因Ａ−Ｅについて判定し、例え
ば、緊急割込要因がＡであると判定した場合は、その緊
急割込要因Ａ対応の割込処理が実行されることになる。
れる。即ち、緊急割込要因Ａ−Ｅについて判定し、例え
ば、緊急割込要因がＡであると判定した場合は、その緊
急割込要因Ａ対応の割込処理が実行されることになる。
又単一の緊急割込要因であるとは限らないから、全部の
緊急割込要因Ａ−Ｅについて判定するのが一般的である
。
緊急割込要因Ａ−Ｅについて判定するのが一般的である
。
電源断、ハード異常発生等の複数の緊急割込要因があり
、それらの緊急割込要因に対応して退避するデータが異
なる場合、緊急割込要因解析を行うことなく、総てのデ
ータを退避させる方式と、前述のように、緊急割込要因
を判別して退避データを決定する方式とがある。前者の
方式は、データ退避用の不揮発性メモリの容量が大きく
なる欠点があり、又退避データ量が多い場合には、正常
動作を保証できる時間内に退避することが困難となる欠
点がある。これに対して、後者の方式は、緊急割込要因
を解析して、その結果に応じたデータの退避を行うもの
であるから、データ退避用の不揮発性メモリの容量を小
さくすることができるが、緊急割込要因解析に要する時
間が、緊急割込要因数に対応して長くなり、電源断等の
緊急割込要因の場合には、正常動作を保証できる時間内
に解析し、且つその結果に対応したデータを退避させる
処理を行わせるには、電源回路とマイクロプロセッサ１
１とに対して厳密な条件を与えて設計しなければならな
い欠点がある。
、それらの緊急割込要因に対応して退避するデータが異
なる場合、緊急割込要因解析を行うことなく、総てのデ
ータを退避させる方式と、前述のように、緊急割込要因
を判別して退避データを決定する方式とがある。前者の
方式は、データ退避用の不揮発性メモリの容量が大きく
なる欠点があり、又退避データ量が多い場合には、正常
動作を保証できる時間内に退避することが困難となる欠
点がある。これに対して、後者の方式は、緊急割込要因
を解析して、その結果に応じたデータの退避を行うもの
であるから、データ退避用の不揮発性メモリの容量を小
さくすることができるが、緊急割込要因解析に要する時
間が、緊急割込要因数に対応して長くなり、電源断等の
緊急割込要因の場合には、正常動作を保証できる時間内
に解析し、且つその結果に対応したデータを退避させる
処理を行わせるには、電源回路とマイクロプロセッサ１
１とに対して厳密な条件を与えて設計しなければならな
い欠点がある。
本発明は、緊急割込発生後の処理の高速化を図ることを
目的とするものである。
目的とするものである。
本発明の割込制御方式は、第１図を参照して説明すると
、複数の緊急割込要因Ａ−Ｅにそれぞれ対応したベクタ
ＡＡ−ＡＥを発生するベクタ発生部５を設け、オア回路
４を介して緊急割込信号ＮＭｌが加えられた時に、ベク
タ発生部５がらの緊急割込要因対応のベクタをアドレス
レジスタ２にセットし、このベクタをスタートアドレス
としてメモリ３をアクセスし、割込処理を実行させるも
のである。
、複数の緊急割込要因Ａ−Ｅにそれぞれ対応したベクタ
ＡＡ−ＡＥを発生するベクタ発生部５を設け、オア回路
４を介して緊急割込信号ＮＭｌが加えられた時に、ベク
タ発生部５がらの緊急割込要因対応のベクタをアドレス
レジスタ２にセットし、このベクタをスタートアドレス
としてメモリ３をアクセスし、割込処理を実行させるも
のである。
ベクタ発生部５から緊急割込要因Ａ−Ｅ対応のベクタＡ
Ａ−ＡＥが発生されるので、例えば、緊急割込要因Ａの
場合は、ベクタＡＡが発生されてアドレスレジスタ２に
セットされ、これをスタートアドレスとしてメモリ３を
アクセスし、割込処理プログラムが読出されるから、緊
急割込要因の解析ステップを省略することができ、緊急
割込要因数が多い場合でも、迅速に所定の割込処理を実
行することができる。
Ａ−ＡＥが発生されるので、例えば、緊急割込要因Ａの
場合は、ベクタＡＡが発生されてアドレスレジスタ２に
セットされ、これをスタートアドレスとしてメモリ３を
アクセスし、割込処理プログラムが読出されるから、緊
急割込要因の解析ステップを省略することができ、緊急
割込要因数が多い場合でも、迅速に所定の割込処理を実
行することができる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第１図は本発明の実施例の要部ブロック図であり、１は
マイクロプロセッサ、２はアドレスレジスタ、３はプロ
グラムが格納されたメモリ、４はオア回路、５はベクタ
発生部である。緊急割込要因をＡ−Ｅとした場合を示し
、何れか一つでも緊急割込要因Ａ−Ｅが発生すると、オ
ア回路４を介して緊急割込信号ＮＭＩがマイクロプロセ
ッサ１に加えられる。
マイクロプロセッサ、２はアドレスレジスタ、３はプロ
グラムが格納されたメモリ、４はオア回路、５はベクタ
発生部である。緊急割込要因をＡ−Ｅとした場合を示し
、何れか一つでも緊急割込要因Ａ−Ｅが発生すると、オ
ア回路４を介して緊急割込信号ＮＭＩがマイクロプロセ
ッサ１に加えられる。
ベクタ発生部５は、緊急割込要因Ａ−Ｅ対応のベクタＡ
Ａ−ＡＥを発生するものであり、例えば、緊急割込要因
Ａが発生すると、オア回路４を介してマイクロプロセッ
サ１に緊急割込信号ＮＭＩが加えられ、且つベクタ発生
部５からベクタＡＡが発生される。そして、マイクロプ
ロセッサ１では、緊急割込信号ＮＭｒによりベクタ発生
部５からのベクタＡＡをアドレスレジスタ２にセントし
て、メモリ３のＡＡ番地をアクセスすることになる。又
緊急割込要因がＥの場合、ベクタ発生部５からベクタＡ
Ｅが発生されてアドレスレジスタ２にセットされるから
、メモリ３のＡＥ番地をアドレスすることになる。即ち
、緊急割込要因の解析を行うことなく、その緊急割込要
因Ａ或いはＥに対応したベクタ発生部いはＡＥをスター
トアドレスとして割込処理が開始されることになる。
Ａ−ＡＥを発生するものであり、例えば、緊急割込要因
Ａが発生すると、オア回路４を介してマイクロプロセッ
サ１に緊急割込信号ＮＭＩが加えられ、且つベクタ発生
部５からベクタＡＡが発生される。そして、マイクロプ
ロセッサ１では、緊急割込信号ＮＭｒによりベクタ発生
部５からのベクタＡＡをアドレスレジスタ２にセントし
て、メモリ３のＡＡ番地をアクセスすることになる。又
緊急割込要因がＥの場合、ベクタ発生部５からベクタＡ
Ｅが発生されてアドレスレジスタ２にセットされるから
、メモリ３のＡＥ番地をアドレスすることになる。即ち
、緊急割込要因の解析を行うことなく、その緊急割込要
因Ａ或いはＥに対応したベクタ発生部いはＡＥをスター
トアドレスとして割込処理が開始されることになる。
第２図は本発明の実施例のフローチャートであり、緊急
割込発生（１１により緊急割込要因対応のベクタを発生
（２）シ、そのベクタをスタートアドレスとして割込処
理（３）を行う。従って、緊急割込要因解析のステップ
を省略することができるから、緊急割込処理を高速化す
ることができる。
割込発生（１１により緊急割込要因対応のベクタを発生
（２）シ、そのベクタをスタートアドレスとして割込処
理（３）を行う。従って、緊急割込要因解析のステップ
を省略することができるから、緊急割込処理を高速化す
ることができる。
以上説明したように、本発明は、緊急割込要因Ａ−Ｅ対
応のベクタＡＡ−ＡＥを発生するベクタ発生部５を設け
、緊急割込発生によりアドレスレジスタ２に、緊急割込
要因対応のベクタをセットして、そのベクタをスタート
アドレスとして割込処理を行うものであり、緊急割込要
因に対応してデータの退避決定を行う場合に、緊急割込
要因解析に要する時間を省略することができるから、緊
急割込処理を高速化できることになり、正常動作可能時
間内に、所定のデータを退避させることが容易となる。
応のベクタＡＡ−ＡＥを発生するベクタ発生部５を設け
、緊急割込発生によりアドレスレジスタ２に、緊急割込
要因対応のベクタをセットして、そのベクタをスタート
アドレスとして割込処理を行うものであり、緊急割込要
因に対応してデータの退避決定を行う場合に、緊急割込
要因解析に要する時間を省略することができるから、緊
急割込処理を高速化できることになり、正常動作可能時
間内に、所定のデータを退避させることが容易となる。
又電源回路やマイクロプロセッサ等に厳密な条件を与え
る必要がなく、設計が容易となる利点がある。
る必要がなく、設計が容易となる利点がある。
第１図は本発明の実施例の要部ブロック図、第２図は本
発明の実施例のフローチャート、第３図は従来例の説明
図である。 １はマイクロプロセッサ、２はアドレスレジスタ、３は
メモリ、４はオア回路、５はベクタ発生部である。 特許出願人 冨士通電装株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 本弁明の実施例の要部ブロック図 第１図 本発明の実施例のフローチャート 第２図
発明の実施例のフローチャート、第３図は従来例の説明
図である。 １はマイクロプロセッサ、２はアドレスレジスタ、３は
メモリ、４はオア回路、５はベクタ発生部である。 特許出願人 冨士通電装株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 本弁明の実施例の要部ブロック図 第１図 本発明の実施例のフローチャート 第２図
Claims (1)
- 【特許請求の範囲】 緊急割込要因に対応した割込処理を実行するマイクロプ
ロセッサ（１）に於ける割込制御方式に於いて、 複数の緊急割込要因にそれぞれ対応したベクタを発生す
るベクタ発生部（５）を設け、 緊急割込発生時に、前記ベクタ発生部（５）からの緊急
割込要因対応のベクタをアドレスレジスタ（２）にセッ
トし、該ベクタをスタートアドレスとして割込処理を実
行させる ことを特徴とする割込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15018988A JPH01318121A (ja) | 1988-06-20 | 1988-06-20 | 割込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15018988A JPH01318121A (ja) | 1988-06-20 | 1988-06-20 | 割込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01318121A true JPH01318121A (ja) | 1989-12-22 |
Family
ID=15491460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15018988A Pending JPH01318121A (ja) | 1988-06-20 | 1988-06-20 | 割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01318121A (ja) |
-
1988
- 1988-06-20 JP JP15018988A patent/JPH01318121A/ja active Pending
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