JPH01320823A - 一致検出回路 - Google Patents
一致検出回路Info
- Publication number
- JPH01320823A JPH01320823A JP15549588A JP15549588A JPH01320823A JP H01320823 A JPH01320823 A JP H01320823A JP 15549588 A JP15549588 A JP 15549588A JP 15549588 A JP15549588 A JP 15549588A JP H01320823 A JPH01320823 A JP H01320823A
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- Japan
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- circuit
- signal
- exclusive
- turned
- circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一致検出回路に関する。
従来、マイクロ・コンピュータのタイマーには、予め設
定した値にタイマーのカウント値が達したかどうかを容
易に知ることができるように、−数枚出回路が使用され
ている。
定した値にタイマーのカウント値が達したかどうかを容
易に知ることができるように、−数枚出回路が使用され
ている。
第３図は従来の一致検出回路の一例の回路図である。
一致検出回路は、ｎビット数からなる二つの２進数信号
Ａｋ、Ｂｋ （但しに＝１〜ｎ）を入力するＥＸＮＯＲ
ＸＮＯＲ回路Ｘｎ上、その排他的ＮＯＲ出力信号Ｓｘｋ
を入力してＮＡＮＤ信号を出力するＮＡＮＤ回路ＮＡＮ
Ｄと、インバータ■１と、そのインバータ出力信号Ｓｌ
とクロック信号Ｃ及びその反転信号σを入力し一致検出
回路Ｑを出力するラッチ回路りとを有して構成されてい
る。
Ａｋ、Ｂｋ （但しに＝１〜ｎ）を入力するＥＸＮＯＲ
ＸＮＯＲ回路Ｘｎ上、その排他的ＮＯＲ出力信号Ｓｘｋ
を入力してＮＡＮＤ信号を出力するＮＡＮＤ回路ＮＡＮ
Ｄと、インバータ■１と、そのインバータ出力信号Ｓｌ
とクロック信号Ｃ及びその反転信号σを入力し一致検出
回路Ｑを出力するラッチ回路りとを有して構成されてい
る。
第４図は第３図の回路の動作を説明するための各部の信
号のタイミンク図である。
号のタイミンク図である。
予め設定されたｎビットの入力信号Ａ、〜Ａｎ及び比較
すべきＢ１〜Ｂｎ中の各ビット毎の二つの２進数信号Ａ
ｋ、Ｂｋをそれぞれ入力するｎ個の排他的ＮＯＲ回路ｘ
ｎｋ （但しに一１〜ｎ）は、それぞれの、Ａｈ、Ｂア
の値か等しけれは出力信号Ｓ ｘｋ （ｋ−１〜ｎ ）
に” ］ ”を、等しくなけれは′０″″を出力する。
すべきＢ１〜Ｂｎ中の各ビット毎の二つの２進数信号Ａ
ｋ、Ｂｋをそれぞれ入力するｎ個の排他的ＮＯＲ回路ｘ
ｎｋ （但しに一１〜ｎ）は、それぞれの、Ａｈ、Ｂア
の値か等しけれは出力信号Ｓ ｘｋ （ｋ−１〜ｎ ）
に” ］ ”を、等しくなけれは′０″″を出力する。
ＮＡＮＤ回路ＮＡＮＤはこれら全出力信号ＳＸｋを入力
するので、各ビットのＡｋ、Ｂｋの値がそれぞれずべて
等しければ、ＮＡＮＤ出力信号として′０″″をまた１
ビツトでも等しくない値があれば′“］”を出力する。
するので、各ビットのＡｋ、Ｂｋの値がそれぞれずべて
等しければ、ＮＡＮＤ出力信号として′０″″をまた１
ビツトでも等しくない値があれば′“］”を出力する。
ラッチ回路りは、時点ｔ２のタイミンクで一致・不一致
の比較結果の一致検出回路Ｑを出力する。
の比較結果の一致検出回路Ｑを出力する。
なお、信号Ａｋ、Ｂｋの入力データは時点ｔ。
のタイミングてそれぞれ変化するものとする。
ここて、ｎ個の排他的ＮＯＲ回路ＸｎｋとＮＡＮＤ回路
ＮＡＮＤを構成するＭＯＳ）ランジスタの数は、（１２
Ｘｎ＋１２＞である。
ＮＡＮＤを構成するＭＯＳ）ランジスタの数は、（１２
Ｘｎ＋１２＞である。
上述した従来の一致検出回路は、回路を構成する素子数
が多くＩＣの小形化ができないという問題があった。
が多くＩＣの小形化ができないという問題があった。
本発明の目的は、簡単な回路構成て小形のＩＣの一致検
出回路を提供することにある。
出回路を提供することにある。
本発明の一致検出回路は、複数のビット数からなる二つ
の２進数信号を前記ビット数に対応してそれぞれ入力す
る排他的ＮＯＲ回路の複数個を有する一致検出回路にお
いて、前記排他的ＮＯＲ回路が、前記ビット数の前記二
つの２進数信号をそれぞれのゲートに入力する一導電型
の第１のトランジスタの直列対と前記２進数信号の反転
信号をそれぞれゲートに入力する一導電型の第２のトラ
ンジスタの直列対と並列接続回路をなして直列接続され
、かつ最初及び最後の前記排他的ＮＯＲ回路がそれぞれ
逆導電型のトランジスタ及び一導電型のトランジスタを
介して第１及び第２の電源に接続されて構成されている
。
の２進数信号を前記ビット数に対応してそれぞれ入力す
る排他的ＮＯＲ回路の複数個を有する一致検出回路にお
いて、前記排他的ＮＯＲ回路が、前記ビット数の前記二
つの２進数信号をそれぞれのゲートに入力する一導電型
の第１のトランジスタの直列対と前記２進数信号の反転
信号をそれぞれゲートに入力する一導電型の第２のトラ
ンジスタの直列対と並列接続回路をなして直列接続され
、かつ最初及び最後の前記排他的ＮＯＲ回路がそれぞれ
逆導電型のトランジスタ及び一導電型のトランジスタを
介して第１及び第２の電源に接続されて構成されている
。
次に、本発明の実施例について図面を参照して説明する
。
。
一致検出回路は、ｎビット数からなる二つの２進数信号
Ａｋ、Ｂｋ （但しに一１〜ｎ）を入力し、第１及び第
ｎの両端のＥＸＮＯＲ回路ＸＮ。
Ａｋ、Ｂｋ （但しに一１〜ｎ）を入力し、第１及び第
ｎの両端のＥＸＮＯＲ回路ＸＮ。
及びｘＮｎがそれぞれ充電用のｐチャネルＭ ＯＳトラ
ンジスタ及び放電用のｎチャネルＭＯＳ）ランジスタＧ
ｐ及びＧＤを介して充電電源端ＴＤ及び接地電位点に接
続されているｎ個のＥＸＮＯＲ回路ＸＮｋのＸＮ後続回
路と、トランジスタＧＰ及び第１のＥχＮＯＲ回路ＸＮ
、の接続点Ｎの出力信号ＳＮをインバータＩで反転して
入力するラッチ回路■−とを有して構成されている。
ンジスタ及び放電用のｎチャネルＭＯＳ）ランジスタＧ
ｐ及びＧＤを介して充電電源端ＴＤ及び接地電位点に接
続されているｎ個のＥＸＮＯＲ回路ＸＮｋのＸＮ後続回
路と、トランジスタＧＰ及び第１のＥχＮＯＲ回路ＸＮ
、の接続点Ｎの出力信号ＳＮをインバータＩで反転して
入力するラッチ回路■−とを有して構成されている。
各排他的ＮＯＲ回路ｘＮｋは、二つの２進数信号Ａｋ、
Ｂｋをそれぞれゲートに入力する第に番目の第１のｎチ
ャネルＭＯＳトランジスタ直列対Ｇｋ】と、それぞれイ
ンバータ■に、及び■３□を介して入力信号Ａｋ、Ｂｋ
の反転信号をそれぞれのゲートに入力する第２のｎチャ
ネルＭＯＳ）ランジスタ直列対Ｇｋ□との並列回路から
なっている。
Ｂｋをそれぞれゲートに入力する第に番目の第１のｎチ
ャネルＭＯＳトランジスタ直列対Ｇｋ】と、それぞれイ
ンバータ■に、及び■３□を介して入力信号Ａｋ、Ｂｋ
の反転信号をそれぞれのゲートに入力する第２のｎチャ
ネルＭＯＳ）ランジスタ直列対Ｇｋ□との並列回路から
なっている。
第２図は第１図の回路の動作を説明するための各部信号
のタイミング図である。
のタイミング図である。
まず、時点ｔｐ以前のタイミングでは、期間信号戸によ
り充電用のｎチャネルＭＯＳ）ランジスタＧＰをオン状
態にし、放電用のｎチャネルＭＯＳトランジスタＧＤを
オフ状態にするのでインバータ■のゲートに接続する節
点Ｎの電位は高レベルに充電される。
り充電用のｎチャネルＭＯＳ）ランジスタＧＰをオン状
態にし、放電用のｎチャネルＭＯＳトランジスタＧＤを
オフ状態にするのでインバータ■のゲートに接続する節
点Ｎの電位は高レベルに充電される。
入力２進数信号Ａｋ、Ｂｋは、時点ｔ１のタイミングで
変化している。
変化している。
時点ｔｐ以後はそれ以前と逆にトランジスタＧｐがオフ
状態となり、トランジスタＧＤはオン状態となるので、
全ての排他的ＮＯＲ回路ＸＮｋにおいて各部つの入力２
進数信号Ａｋ及びＢｋが一致していれば１、充電された
節点Ｎの電荷信号ＳＮはトランジスタＧＤと排他的ＮＯ
Ｒ回路ＸＮｋとインバータ■を通ってラッチ回ｉ￥８Ｌ
に放電される。
状態となり、トランジスタＧＤはオン状態となるので、
全ての排他的ＮＯＲ回路ＸＮｋにおいて各部つの入力２
進数信号Ａｋ及びＢｋが一致していれば１、充電された
節点Ｎの電荷信号ＳＮはトランジスタＧＤと排他的ＮＯ
Ｒ回路ＸＮｋとインバータ■を通ってラッチ回ｉ￥８Ｌ
に放電される。
６一
ｎ個の入力信号の組のうち一組てもＡ□と３２が不一致
であれば、節点Ｎに充電した電荷信号ＳＮは放電されな
いので、充電された電位はそのまま保持される。
であれば、節点Ｎに充電した電荷信号ＳＮは放電されな
いので、充電された電位はそのまま保持される。
出力ラッチ回路りは、時点ｔ３のタイミンクで、この全
一致 不一致のダイナミック動作の判定結果をラッチし
、−数枚出信号Ｑを出力する。
一致 不一致のダイナミック動作の判定結果をラッチし
、−数枚出信号Ｑを出力する。
この−数枚出回路は、インバータ■及びラッチ回路り以
外が第３図の従来の一致検出回路と異っており、その分
のトランジスタ素子数は（８×ｎ＋１４）となるので、
従来よりも約３０％近くの素子数か低減され、ＩＣは小
形化できる。
外が第３図の従来の一致検出回路と異っており、その分
のトランジスタ素子数は（８×ｎ＋１４）となるので、
従来よりも約３０％近くの素子数か低減され、ＩＣは小
形化できる。
なお、実施例のトランジスタの導電性が逆の場合ても効
果は同一である。
果は同一である。
また、バイポーラトランジスタで構成してもよい。
以上説明したように本発明によれば、従来よりも約３０
％の少ない素子構成て小形の一致検出回路を得る効果が
ある。
％の少ない素子構成て小形の一致検出回路を得る効果が
ある。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作を説明するための各部信号のタイミンク図、
第３図は従来の一致検出回路の一例の回路図、第４図は
第３図の回路の動作を説明するための各部の信号のタイ
ミング図である。 Ａｋ 、Ｂｋ・・・第に番目の第１及び第２の２進数信
号、Ｇｋ、〜Ｇｋ２・・・第に番目の第１及び第２のｎ
ヂャネルＭＯ３）−ランジスタ直列対、Ｉｂｔ、Ｉ＋。 ２・・第に番目の第１及び第２のインバータ、ＸＮｋ・
・・第に番目のＥＸＮＯＲ回路。
回路の動作を説明するための各部信号のタイミンク図、
第３図は従来の一致検出回路の一例の回路図、第４図は
第３図の回路の動作を説明するための各部の信号のタイ
ミング図である。 Ａｋ 、Ｂｋ・・・第に番目の第１及び第２の２進数信
号、Ｇｋ、〜Ｇｋ２・・・第に番目の第１及び第２のｎ
ヂャネルＭＯ３）−ランジスタ直列対、Ｉｂｔ、Ｉ＋。 ２・・第に番目の第１及び第２のインバータ、ＸＮｋ・
・・第に番目のＥＸＮＯＲ回路。
Claims (1)
- 複数のビット数からなる二つの２進数信号を前記ビッ
ト数に対応してそれぞれ入力する排他的ＮＯＲ回路の複
数個を有する一致検出回路において、前記排他的ＮＯＲ
回路が、前記ビット数の前記二つの２進数信号をそれぞ
れのゲートに入力する一導電型の第１のトランジスタの
直列対と前記２進数信号の反転信号をそれぞれゲートに
入力する一導電型の第２のトランジスタの直列対と並列
接続回路をなして直列接続され、かつ最初及び最後の前
記排他的ＮＯＲ回路がそれぞれ逆導電型のトランジスタ
及び一導電型のトランジスタを介して第１及び第２の電
源に接続されることを特徴とする一致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15549588A JPH01320823A (ja) | 1988-06-22 | 1988-06-22 | 一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15549588A JPH01320823A (ja) | 1988-06-22 | 1988-06-22 | 一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01320823A true JPH01320823A (ja) | 1989-12-26 |
Family
ID=15607299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15549588A Pending JPH01320823A (ja) | 1988-06-22 | 1988-06-22 | 一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01320823A (ja) |
-
1988
- 1988-06-22 JP JP15549588A patent/JPH01320823A/ja active Pending
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