JPH0133973B2 - - Google Patents

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JPH0133973B2
JPH0133973B2 JP56007925A JP792581A JPH0133973B2 JP H0133973 B2 JPH0133973 B2 JP H0133973B2 JP 56007925 A JP56007925 A JP 56007925A JP 792581 A JP792581 A JP 792581A JP H0133973 B2 JPH0133973 B2 JP H0133973B2
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JP
Japan
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transistor
switch
pnpn
gate
additional
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JP56007925A
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Mitsuo Matsuyama
Shinji Okuhara
Kunyasu Kawarada
Toshio Hayashi
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Hitachi Ltd
NTT Inc
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Hitachi Ltd
Nippon Telegraph and Telephone Corp
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/72Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
    • H03K17/73Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents

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  • Power Conversion In General (AREA)
  • Thyristor Switches And Gates (AREA)

Description

【発明の詳細な説明】 本発明はPNPNスイツチを含んだ半導体スイ
ツチ回路に係り、特に、ゲート・ターンオフ動作
が容易でオン電圧が小さく、かつ占有面積の小さ
な半導体スイツチに関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor switch circuit including a PNPN switch, and in particular to a semiconductor switch that has easy gate turn-off operation, low on-voltage, and occupies a small area.

一般に、半導体スイツチとしてのPNPNスイ
ツチは、トランジスタスイツチに較べて双方向に
高耐圧が得られること、オン低抗を低くできるこ
と、大電流通電時にもオン電圧を低くできること
などの利点がある。しかし、同時にPNPNスイ
ツチは自己保持機能を有するために、オン・オフ
スイツチとして用いる場合にはオフ制御が比較的
難しいという欠点を有している。PNPNスイツ
チをオフさせるには、負荷電流を保持電流値以下
まで減少させる方法と、ゲートに対して逆電流を
与えて負荷電流を切断する方法(ゲート・ターン
オフ方法)とがある。一般には前者の方法が用い
られるが、負荷電流を変化させずにオフさせるに
は後者の方法を用いることになる。
In general, a PNPN switch as a semiconductor switch has advantages over a transistor switch, such as being able to obtain a high breakdown voltage in both directions, having a low on/off resistance, and being able to have a low on-state voltage even when a large current is applied. However, at the same time, since the PNPN switch has a self-holding function, it has the disadvantage that when used as an on/off switch, it is relatively difficult to control the switch off. There are two ways to turn off a PNPN switch: one is to reduce the load current to below the holding current value, and the other is to cut off the load current by applying a reverse current to the gate (gate turn-off method). Generally, the former method is used, but the latter method is used to turn off the load without changing the load current.

第1図はこのPNPNスイツチを用いて、その
ゲート・ターンオフ動作がより容易に行なえるよ
うにした回路構成を示したものである。この回路
構成においては等価的にPNPトランジスタQ1
NPNトランジスタQ2とから構成されるPNPNス
イツチQ1,Q2(以下単にPNPNスイツチQ
1,Q2とする。)とダーリントン接続されたト
ランジスタQ4,Q5とを組合せることによつ
て、アノードA、カソードK間の電流の大部分が
トランジスタQ4,Q5の側に流れるため、切断
用トランジスタQ3がゲートGから引出すコレク
タ電流が小さくともゲート・ターンオフ動作が行
なえる。すなわち、小さなオフ制御電流で比較的
大きな負荷電流を切断することができるものであ
る。
FIG. 1 shows a circuit configuration using this PNPN switch so that the gate turn-off operation can be performed more easily. In this circuit configuration, equivalently the PNP transistor Q1
PNPN switches Q1 and Q2 (hereinafter simply referred to as PNPN switch Q
1, Q2. ) and Darlington-connected transistors Q4 and Q5, most of the current between the anode A and cathode K flows to the transistors Q4 and Q5, so that the cutting transistor Q3 draws it out from the gate G. Gate turn-off operation can be performed even with a small collector current. That is, it is possible to cut off a relatively large load current with a small off-control current.

しかし乍ら、この第1図の回路構成をもつ半導
体スイツチ回路においては次の如き問題がある。
まず、半導体集積化を前提に、切断電流能力の高
い半導体スイツチ、すなわち大電流を切断できる
半導体スイツチを得たい場合に、構成要素のトラ
ンジスタの必要面積をそれぞれ大きくとらなけれ
ばならず、第1図の回路構成では素子数が多いた
め全体の集積度が上がらない。また、半導体スイ
ツチとしてのオン電圧はVON(PNPNスイツチ)+
VBEQ5となり、大きい。
However, the semiconductor switch circuit having the circuit configuration shown in FIG. 1 has the following problems.
First, on the premise of semiconductor integration, if we want to obtain a semiconductor switch with a high cutting current capacity, that is, a semiconductor switch that can cut a large current, the required area of each component transistor must be increased, as shown in Figure 1. Since the circuit configuration has a large number of elements, the overall degree of integration cannot be increased. Also, the on-voltage as a semiconductor switch is V ON (PNPN switch) +
V BE Q5, which is large.

このように、従来技術によるPNPNスイツチ
を用いたゲート・ターンオフ型の半導体スイツチ
は素子数が多いため集積度が向上しないこととオ
ン電圧が大きいという欠点があつた。
As described above, gate turn-off type semiconductor switches using PNPN switches according to the prior art have disadvantages in that the degree of integration cannot be improved due to the large number of elements and that the on-state voltage is large.

本発明の目的は切断電流能力が高くとも全体の
占有面積が比較的小さく、かつオン電圧の小さな
半導体スイツチを得ることにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor switch which has a high cutting current capacity, has a relatively small overall area, and has a low on-voltage.

本発明は、等価的にPNPトランジスタとNPN
トランジスタとで構成されるPNPNスイツチに
対して、PNPNスイツチを構成するPNPトラン
ジスタとエミツタ及びベースをそれぞれ共通接続
した電流分流用の付加トランジスタと、該付加ト
ランジスタ作動用のトランジスタとを設け、付加
トランジスタのコレクタを付加トランジスタ作動
用トランジスタのコレクタに、、PNPNスイツチ
のゲート端子をゲート・ターンオフ用スイツチ素
子の一方の主端子に、付加トランジスタ作動用ト
ランジスタのベースをゲート・ターンオフ用スイ
ツチ素子の他方の主端子にそれぞれ接続するとと
もに、付加トランジスタ作動用トランジスタのエ
ミツタ電位をPNPNスイツチのカソード端子の
電位より低く設定することにより、付加トランジ
スタ作動用トランジスタをゲート・ターンオフ用
スイツチ素子に流れる電流で制御するよう構成し
たことを特徴とする。
The present invention is equivalent to a PNP transistor and an NPN transistor.
An additional transistor for current shunting whose emitter and base are commonly connected to the PNP transistor constituting the PNPN switch, and a transistor for operating the additional transistor are provided for the PNPN switch consisting of a transistor. Add the collector to the collector of the transistor for operating the transistor, the gate terminal of the PNPN switch to one main terminal of the switch element for gate/turn-off, and the base of the transistor for operating the additional transistor to the other main terminal of the switch element for gate/turn-off. By connecting each of the additional transistor operating transistors to the gate and setting the emitter potential of the additional transistor operating transistor to be lower than the potential of the cathode terminal of the PNPN switch, the additional transistor operating transistor was configured to be controlled by the current flowing through the gate turn-off switch element. It is characterized by

以下、図を用いて本発明を詳細に説明する。第
2図は、本発明による半導体スイツチの第1の実
施例を示す回路構成図である。図中、Q1,Q2
はPNPNスイツチを構成するPNPトランジスタ
とNPNトランジスタ、Q3はゲート・ターンオ
フ用スイツチ素子であるNPNトランジスタ、Q6
はPNPNスイツチを構成するPNPトランジスタ
Q1に対してエミツタ及びベースをそれぞれ共通
接続し、PNPNスイツチのアノードからの負荷
電流を分流して、PNPNスイツチQ1,Q2に流れ
る負荷電流を減少させる電流分流用の付加PNP
トランジスタ、Q7はオフ制御時のみに付加トラ
ンジスタQ6を作動させる付加トランジスタ作動
用のNPNトランジスタ、R1はPNPNスイツチ
の誤動作防止用抵抗である。また、Aはアノー
ド、Kはカソード、Gはゲート、Bはオフ制御端
子、Eは電源端子を示す。
Hereinafter, the present invention will be explained in detail using the figures. FIG. 2 is a circuit diagram showing a first embodiment of a semiconductor switch according to the present invention. In the figure, Q1, Q2
are the PNP transistor and NPN transistor that make up the PNPN switch, Q3 is the NPN transistor that is the gate turn-off switch element, Q6
is a PNP transistor that constitutes a PNPN switch
An additional PNP for current shunting that commonly connects the emitter and base to Q 1 and shunts the load current from the anode of the PNPN switch to reduce the load current flowing to the PNPN switches Q 1 and Q 2 .
The transistor Q7 is an NPN transistor for operating the additional transistor that operates the additional transistor Q6 only during OFF control, and R1 is a resistor for preventing malfunction of the PNPN switch. Further, A is an anode, K is a cathode, G is a gate, B is an off control terminal, and E is a power supply terminal.

この回路構成において、オン制御はゲートGか
らゲート駆動電流を供給することによつて、
PNPNスイツチQ1,Q2がオン状態となり、
アノードAからカソードKへ負荷電流が流れる。
このとき、ゲート・ターンオフ用トランジスタQ
3はオフ状態であり、トランジスタQ6,Q7も
オフ状態である。次にオフ制御はオフ制御端子B
から電流を流し込むとゲート・ターンオフ用トラ
ンジスタQ3がオン状態となり、次いでトランジ
スタQ3のエミツタ電流がトランジスタQ7のベ
ースに流れて、トランジスタQ7がオン状態とな
りそのコレクタからトランジスタQ6のコレクタ
電流を引出してトランジスタQ6をオンさせる。
この電流分流用の付加トランジスタQ6がオンす
ることによつて、PNPNスイツチのアノードか
ら流れる負荷電流の一部がトランジスタQ6−ト
ランジスタQ7へと分流して流れ、PNPトランジ
スタQ1−NPNトランジスタQ2へと流れる負荷電
流は減少する。この状態でNPNトランジスタQ2
のベースからゲート・ターンオフ用トランジスタ
Q3のコレクタへ電流が引出されるため、NPNト
ランジスタQ2−PNPトランジスタQ1は容易にオ
フしてPNPNスイツチがターンオフされる。
In this circuit configuration, ON control is performed by supplying a gate drive current from the gate G.
PNPN switches Q1 and Q2 are turned on,
Load current flows from anode A to cathode K.
At this time, gate turn-off transistor Q
3 is in an off state, and transistors Q6 and Q7 are also in an off state. Next, for off control, turn off control terminal B.
When current flows into the gate turn-off transistor Q3, the gate turn-off transistor Q3 is turned on, and then the emitter current of the transistor Q3 flows to the base of the transistor Q7, which turns on and draws the collector current of the transistor Q6 from its collector. Turn on Q6 .
By turning on this additional current shunting transistor Q 6 , a part of the load current flowing from the anode of the PNPN switch is shunted to transistor Q 6 - transistor Q 7 and flows through PNP transistor Q 1 - NPN transistor. The load current flowing into Q 2 decreases. In this state NPN transistor Q2
transistor for gate turn-off from the base of
Since current is drawn to the collector of Q3 , NPN transistor Q2 -PNP transistor Q1 are easily turned off, turning off the PNPN switch.

ただし、以上の動作の条件として、オン状態に
おいてトランジスタQ7のエミツタ電位(電源端
子Eの電位)をPNPNスイツチのカソード端子
Kの電位より低く設定しておくことが必要であ
る。
However, as a condition for the above operation, it is necessary to set the emitter potential of the transistor Q7 (potential of the power supply terminal E) lower than the potential of the cathode terminal K of the PNPN switch in the on state.

上記の説明から明らかなように、付加トランジ
スタ作動用のトランジスタQ7はゲート・ターン
オフ用トランジスタQ3に流れる電流で制御され
るため、電流分流用の付加トランジスタQ6はオ
フ制御時のみにオンして、PNPNスイツチのア
ノードから流れる負荷電流を分流してPNPNス
イツチQ1,Q2に流れる負荷電流を減少させる。
PNPNスイツチの負荷電流と切断に必要なゲー
ト・ターンオフ電流との間はほぼ一定の比率(ゲ
ート・ターンオフゲインと呼ばれる)で比例関係
にあるため、第2図に示す回路構成によれば
PNPNスイツチ単独の場合よりも切断電流能力
を大きく向上させることができる。また、オン電
圧はオン状態において、オン動作している素子は
PNPNスイツチQ1,Q2のみであるためVON
(PNPNスイツチ)だけで決定され、第1図図示
回路の場合よりも小さくなる。尚、このPNPN
スイツチと電流分流用の付加トランジスタとを製
造する場合に、PNPトランジスタQ1を横形構
造とすれば、PNPトランジスタQ1,Q6のエ
ミツタ・ベース領域は同一でよく、PNPNスイ
ツチQ1,Q2にトランジスタQ6のコレクタ領
域を加えるだけで形成できるため、単独の
PNPNスイツチよりも少しだけ面積を増加する
だけで済む。この結果、切断電流能力が高くてオ
ン電圧が小さく、かつ全体の占有面積が小さくて
良いため、半導体集積化した場合には高性能で、
しかも集積度の高い経済的な半導体スイツチを得
ることができる。なお、第2図図示回路において
はゲート・ターンオフ用スイツチ素子としてトラ
ンジスタを使用した例を示したが、トランジスタ
の替りにPNPNスイツチを用いても同様の効果
が得られる。
As is clear from the above explanation, the additional transistor operating transistor Q 7 is controlled by the current flowing through the gate turn-off transistor Q 3 , so the additional current shunting transistor Q 6 is turned on only during off control. Thus, the load current flowing from the anode of the PNPN switch is shunted to reduce the load current flowing to the PNPN switches Q 1 and Q 2 .
Since there is a proportional relationship between the load current of the PNPN switch and the gate turn-off current required for disconnection at an almost constant ratio (called gate turn-off gain), according to the circuit configuration shown in Figure 2,
The cutting current capability can be greatly improved compared to the case of a PNPN switch alone. In addition, the on-voltage is the on-state, and the on-operating element is
Since there are only PNPN switches Q1 and Q2, V ON
(PNPN switch) alone, and is smaller than in the case of the circuit shown in FIG. Furthermore, this PNPN
When manufacturing the switch and the additional transistor for current shunting, if the PNP transistor Q1 has a horizontal structure, the emitter and base regions of the PNP transistors Q1 and Q6 may be the same, and the collector of the transistor Q6 is connected to the PNPN switches Q1 and Q2. It can be formed by simply adding areas, so
It only requires a slight increase in area compared to a PNPN switch. As a result, the cutting current capability is high, the on-voltage is low, and the overall area occupied is small, so when integrated with semiconductors, high performance is achieved.
Furthermore, an economical semiconductor switch with a high degree of integration can be obtained. Although the circuit shown in FIG. 2 uses a transistor as the gate turn-off switch element, the same effect can be obtained by using a PNPN switch instead of the transistor.

又、第2図図示回路のようにdv/dt誤動作を
抵抗R1のみで防止する場合には、その抵抗値に
おいてdv/dt耐量とゲート点弧感度が相反する
ため、高感度かつ高dv/dt耐量の半導体スイツ
チを得ることはできないが、この第2図図示の回
路構成に別の回路素子を加えることにより、半導
体スイツチとしての特性を改良することが可能で
ある。
In addition, when preventing dv/dt malfunction only with resistor R1 as in the circuit shown in Figure 2, the resistance value conflicts with the dv/dt tolerance and gate firing sensitivity, so high sensitivity and high dv/dt are required. Although it is not possible to obtain a semiconductor switch with high durability, it is possible to improve the characteristics of the semiconductor switch by adding another circuit element to the circuit configuration shown in FIG.

第3図はPNPNスイツチの持つ欠点である
dv/dt効果による誤動作を防止する回路を付加
した本発明の他の実施例で、図において、トラン
ジスタQ8、ダイオードD1,D2および抵抗R
1はdv/dt効果による誤動作を防ぐ回路で、こ
の実施例によれば高感度、高dv/dt耐量で、か
つ第2図で述べた特徴を有する半導体スイツチが
得られる。
Figure 3 shows the disadvantages of the PNPN switch.
This is another embodiment of the present invention in which a circuit for preventing malfunction due to the dv/dt effect is added.
1 is a circuit for preventing malfunction due to the dv/dt effect. According to this embodiment, a semiconductor switch having high sensitivity, high dv/dt tolerance, and the characteristics described in FIG. 2 can be obtained.

以上、説明したように本発明は、等価的に
PNPトランジスタとNPNトランジスタとで構成
されるPNPNスイツチに対して、PNPNスイツ
チを構成するPNPトランジスタとエミツタ及び
ベースをそれぞれ共通接続した電流分流用の付加
トランジスタと、該付加トランジスタをオフ制御
時にのみ作動させる付加トランジスタ作動用のト
ランジスタとを設けることによつて、切断電流容
量が高く、かつオン電圧が小さな半導体スイツチ
を得ることができ、しかも、全体の占有面積が小
さいため半導体集積化した場合には高集積化が可
能で経済的な半導体スイツチを得ることができ
る。
As explained above, the present invention is equivalent to
For a PNPN switch composed of a PNP transistor and an NPN transistor, an additional transistor for current shunting whose emitters and bases are commonly connected to the PNP transistor constituting the PNPN switch, and the additional transistor is operated only during off control. By providing a transistor for operating an additional transistor, it is possible to obtain a semiconductor switch with a high cutting current capacity and a low on-voltage.Moreover, since the entire occupied area is small, it is possible to obtain a semiconductor switch with a high performance when integrated with semiconductors. It is possible to obtain an economical semiconductor switch that can be integrated.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の半導体スイツチの回路構成図、
第2図および第3図はそれぞれ本発明による半導
体スイツチの第1および第2の実施例を示す回路
構成図である。 Q1,Q2:PNPNスイツチ構成用のトラン
ジスタ、Q3〜Q8:トランジスタ、D1,D
2:ダイオード、R1:抵抗、A:アノード端
子、K:カソード端子、G:ゲート端子、B:オ
フ制御用端子、E:電源端子。
Figure 1 is a circuit diagram of a conventional semiconductor switch.
FIGS. 2 and 3 are circuit configuration diagrams showing first and second embodiments of the semiconductor switch according to the present invention, respectively. Q1, Q2: Transistors for PNPN switch configuration, Q3 to Q8: Transistors, D1, D
2: Diode, R1: Resistor, A: Anode terminal, K: Cathode terminal, G: Gate terminal, B: OFF control terminal, E: Power supply terminal.

Claims (1)

【特許請求の範囲】 1 アノード、カソードの主電極端子と制御用の
ゲート端子とを備え等価的にPNPトランジスタ
とNPNトランジスタとで構成されるPNPNスイ
ツチと、 該PNPNスイツチを構成するPNPトランジス
タに対してエミツタとベースとをそれぞれ共通接
続した電流分流用の付加トランジスタと、 該付加トランジスタ作動用のトランジスタと、 上記PNPNスイツチのゲート・ターンオフ用
のスイツチ素子とを備え、 上記付加トランジスタのコレクタを上記付加ト
ランジスタ作動用トランジスタのコレクタに、 上記PNPNスイツチのゲート端子を上記ゲー
ト・ターンオフ用スイツチ素子の一方の主端子
に、 上記付加トランジスタ作動用トランジスタのベ
ースを上記ゲート・ターンオフ用スイツチ素子の
他方の主端子にそれぞれ接続するとともに、 上記付加トランジスタ作動用トランジスタのエ
ミツタ電位をPNPNスイツチのカソード端子の
電位より低く設定し、 該付加トランジスタ作動用トランジスタを上記
ゲート・ターンオフ用スイツチ素子に流れる電流
で制御することを特徴とする半導体スイツチ。 2 上記PNPNスイツチを構成するPNPトラン
ジスタのエミツタ領域と上記電流分流用の付加ト
ランジスタのエミツタ領域、 及び上記PNPNスイツチを構成するPNPトラ
ンジスタのベース領域と上記電流分流用の付加ト
ランジスタのベース領域をそれぞれ一体構造とし
たことを特徴とする特許請求の範囲第1項記載の
半導体スイツチ。
[Scope of Claims] 1. A PNPN switch comprising anode and cathode main electrode terminals and a control gate terminal and equivalently composed of a PNP transistor and an NPN transistor, and a PNP transistor constituting the PNPN switch. an additional transistor for current shunting whose emitters and bases are commonly connected, a transistor for operating the additional transistor, and a switch element for gate turn-off of the PNPN switch, and the collector of the additional transistor is connected to the additional transistor. Connect the gate terminal of the PNPN switch to the collector of the transistor for operating the transistor, connect the gate terminal of the PNPN switch to one main terminal of the switch element for gate/turn-off, and connect the base of the transistor for operating the additional transistor to the other main terminal of the switch element for gate/turn-off. and the emitter potential of the transistor for operating the additional transistor is set lower than the potential of the cathode terminal of the PNPN switch, and the transistor for operating the additional transistor is controlled by the current flowing through the gate turn-off switch element. Features of semiconductor switches. 2 The emitter region of the PNP transistor constituting the above PNPN switch and the emitter region of the above additional transistor for current shunting, and the base region of the PNP transistor composing the above PNPN switch and the base region of the above additional transistor for current shunting are integrated, respectively. A semiconductor switch according to claim 1, characterized in that the semiconductor switch has the following structure.
JP56007925A 1981-01-23 1981-01-23 Semiconductor switch Granted JPS57123738A (en)

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