JPH0137699B2 - - Google Patents
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- JPH0137699B2 JPH0137699B2 JP53093501A JP9350178A JPH0137699B2 JP H0137699 B2 JPH0137699 B2 JP H0137699B2 JP 53093501 A JP53093501 A JP 53093501A JP 9350178 A JP9350178 A JP 9350178A JP H0137699 B2 JPH0137699 B2 JP H0137699B2
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- Japan
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- voltage
- power supply
- fet
- low
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、電源が高、低２つの電圧値をとると
きそのいずれにあるかを検知する電源電圧検出回
路に関する。
きそのいずれにあるかを検知する電源電圧検出回
路に関する。
ある種の半導体記憶装置（メモリ）では読取り
の時は電源電圧を5Vにし、書込み即ちプログラ
ムのときはこれを25Vにし、そしてこの電圧変化
を検知してプログラム用回路を動作又は不動作に
するという制御を行なう。この電源電圧の検出
は、低電圧の場合でも5Vあるので普通のトラン
ジスタでは導通してしまうので工夫を要する。第
２図は従来の電源電圧検出回路を示し、Q1〜Q6
はFET（電界効果トランジスタ）であり、Vccは
5V一定の電源、Vppは5V乃至25Vに変る電源で
ある。第２図ではQ1，Q3，Q5はデイプリーシヨ
ン型、Q2，Q4，Q6はエンハンスメント型である。
FET Q2に電源Vppが印加すると、該電源が5V
のときもFET Q2はオンになる。そこでFET Q1
とQ2はデイメンジヨンを考慮してQ2はQ1より小
電流型としておく。このようにしておくと、電源
VppがＬ（ロー）レベルのときFET Q2はオンす
るがFET Q1，Q2の直列接続点ａの電位は比較的
高く、Q4がオン側にドライブされてFET Q3，
Q4の直列接続点ｂの電位が下り、FET Q6がオフ
となり、出力端となるFET Q5，Q6の直列接続点
ｃの電位はＨ（ハイ）レベルとなる。電源Vppが
Ｈレベル（25V）になるとFET Q2完全はオン、
Q4はオフ、Q6はオンとなり、出力端ｃはＬレベ
ルとなる。こうして電源Vppの電圧検出を行なう
ことができるがこの回路ではFET Q1〜Q6の各々
のデイメンジヨンの比を所定に選ぶ必要があり、
回路の組立、製作が厄介である。
の時は電源電圧を5Vにし、書込み即ちプログラ
ムのときはこれを25Vにし、そしてこの電圧変化
を検知してプログラム用回路を動作又は不動作に
するという制御を行なう。この電源電圧の検出
は、低電圧の場合でも5Vあるので普通のトラン
ジスタでは導通してしまうので工夫を要する。第
２図は従来の電源電圧検出回路を示し、Q1〜Q6
はFET（電界効果トランジスタ）であり、Vccは
5V一定の電源、Vppは5V乃至25Vに変る電源で
ある。第２図ではQ1，Q3，Q5はデイプリーシヨ
ン型、Q2，Q4，Q6はエンハンスメント型である。
FET Q2に電源Vppが印加すると、該電源が5V
のときもFET Q2はオンになる。そこでFET Q1
とQ2はデイメンジヨンを考慮してQ2はQ1より小
電流型としておく。このようにしておくと、電源
VppがＬ（ロー）レベルのときFET Q2はオンす
るがFET Q1，Q2の直列接続点ａの電位は比較的
高く、Q4がオン側にドライブされてFET Q3，
Q4の直列接続点ｂの電位が下り、FET Q6がオフ
となり、出力端となるFET Q5，Q6の直列接続点
ｃの電位はＨ（ハイ）レベルとなる。電源Vppが
Ｈレベル（25V）になるとFET Q2完全はオン、
Q4はオフ、Q6はオンとなり、出力端ｃはＬレベ
ルとなる。こうして電源Vppの電圧検出を行なう
ことができるがこの回路ではFET Q1〜Q6の各々
のデイメンジヨンの比を所定に選ぶ必要があり、
回路の組立、製作が厄介である。
デイメンジヨン比選定の必要性を更に説明する
と次の如くである。電源VppがＨかＬかで、ａ点
に現われるレベルは電源Vccとグランド間の中間
のややＬレベルかややＨレベルかである（前者を
中間Ｌ、後者を中間Ｈと云うことにする）。この
中間Ｌと中間Ｈのちようど間にFET Q4のゲート
閾値が入るようにQ1，Q2のデイメンジヨン比を
設定すれば、理論的には、２段目のインバータ出
力点ｂでは、Q4≫Q3としておくことでほぼVcc
かグランドかの論理出力が得られるはずである。
しかし実際には、プロセス変動による寸法誤差、
ゲート閾値変動、電源電圧変動等の変動がある
と、第１段目のインバータのみで中間Ｌと中間Ｈ
の間にFET Q4のゲート閾値が常に入るような設
計は非常に難しい。外れてしまえば直ちに誤動作
となる。
と次の如くである。電源VppがＨかＬかで、ａ点
に現われるレベルは電源Vccとグランド間の中間
のややＬレベルかややＨレベルかである（前者を
中間Ｌ、後者を中間Ｈと云うことにする）。この
中間Ｌと中間Ｈのちようど間にFET Q4のゲート
閾値が入るようにQ1，Q2のデイメンジヨン比を
設定すれば、理論的には、２段目のインバータ出
力点ｂでは、Q4≫Q3としておくことでほぼVcc
かグランドかの論理出力が得られるはずである。
しかし実際には、プロセス変動による寸法誤差、
ゲート閾値変動、電源電圧変動等の変動がある
と、第１段目のインバータのみで中間Ｌと中間Ｈ
の間にFET Q4のゲート閾値が常に入るような設
計は非常に難しい。外れてしまえば直ちに誤動作
となる。
従つて実際には第２段目、乃至それ以降何段か
のインバータをアナログ増幅器として用い、中間
Ｌと中間Ｈの電位差を十分に拡大してから、Vcc
とグランドの出力を出すインバータに入力し、論
理出力を得る工夫が必要となる。このように増幅
器として使用するインバータ（例えばQ3，Q4で
は、入力の中間Ｌと中間Ｈが共に各種変動があつ
ても常にゲート閾値を越える関係に前段のFET
Q1，Q2のレシオを設定しておくと共に、FET
Q3，Q4のデイメンジヨン比に応じて電位差の拡
大された中間Ｈ、中間Ｌがｂ点に現れ、それら中
間Ｈ、中間Ｌは共に後段の入力トランジスタQ6
のゲート閾値を各種変動に対しても余裕をもつて
越えるような値に、デイメンジヨン比を設定して
おく必要がある。
のインバータをアナログ増幅器として用い、中間
Ｌと中間Ｈの電位差を十分に拡大してから、Vcc
とグランドの出力を出すインバータに入力し、論
理出力を得る工夫が必要となる。このように増幅
器として使用するインバータ（例えばQ3，Q4で
は、入力の中間Ｌと中間Ｈが共に各種変動があつ
ても常にゲート閾値を越える関係に前段のFET
Q1，Q2のレシオを設定しておくと共に、FET
Q3，Q4のデイメンジヨン比に応じて電位差の拡
大された中間Ｈ、中間Ｌがｂ点に現れ、それら中
間Ｈ、中間Ｌは共に後段の入力トランジスタQ6
のゲート閾値を各種変動に対しても余裕をもつて
越えるような値に、デイメンジヨン比を設定して
おく必要がある。
このように各種変動要因に対し誤動作を回避す
るには何段かのインバータをアナログ増幅器とし
て用いて出力中間Ｈ、Ｌのレベル差を拡大するこ
とが必要で、そのためにはそれらインバータでは
正確なデイメンジヨン比の設定が必要、というこ
とになる。
るには何段かのインバータをアナログ増幅器とし
て用いて出力中間Ｈ、Ｌのレベル差を拡大するこ
とが必要で、そのためにはそれらインバータでは
正確なデイメンジヨン比の設定が必要、というこ
とになる。
本発明はかゝる点を改善し、製作が容易な電源
電圧検出回路を提供しようとするものである。次
に第１図に示す実施例を参照しながらこれを詳細
に説明する。
電圧検出回路を提供しようとするものである。次
に第１図に示す実施例を参照しながらこれを詳細
に説明する。
第１図でT1，T2，T31〜T3o，T4〜T6はFET
であつて、このうちT1とT5はデイプリーシヨン
型、残りはエンハンスメント型である。FET
T31〜T3oはゲート・ドレインを短絡されており、
そしてｎ個直列に接続されてこれらのスレツシヨ
ルド電圧による電圧降下がＬレベルのときの電源
Vppの電圧値より大である。従つてVppがＬレベ
ルのときはT31〜T3oはオフとなつている。FET
T1，T2は第２図と同様にデイメンジヨン比を適
当に選択されており、電源VppがＬレベルで
FET T2がオンになつてもその接続点ｄの電位は
比較的高く、従つてFET T4はオンになる様に選
択される。但しT4のオンは後述の理由で不完全
なオンでもよく、従つて点ｄの電位の変動許容範
囲は大きい。FET T5，T6は単なるインバータ
であり、出力電圧Ｂとその反転電圧であるＡとを
出力する。
であつて、このうちT1とT5はデイプリーシヨン
型、残りはエンハンスメント型である。FET
T31〜T3oはゲート・ドレインを短絡されており、
そしてｎ個直列に接続されてこれらのスレツシヨ
ルド電圧による電圧降下がＬレベルのときの電源
Vppの電圧値より大である。従つてVppがＬレベ
ルのときはT31〜T3oはオフとなつている。FET
T1，T2は第２図と同様にデイメンジヨン比を適
当に選択されており、電源VppがＬレベルで
FET T2がオンになつてもその接続点ｄの電位は
比較的高く、従つてFET T4はオンになる様に選
択される。但しT4のオンは後述の理由で不完全
なオンでもよく、従つて点ｄの電位の変動許容範
囲は大きい。FET T5，T6は単なるインバータ
であり、出力電圧Ｂとその反転電圧であるＡとを
出力する。
動作を説明すると、電源VppがＬレベルつまり
前述の如く5Vであると、FET T31〜T3oはオフ
であり、またFET T2はオンになるがT1との直
列接続点ｄの電位は比較的高く、このためFET
T4はオンになる。上記の如くFET T31〜T3oは
オフであるから、FET T4のオンが不充分であつ
てもT31〜T3oとT4との接続点ｅの電位は充分低
くなり、従つて出力段のFET T6はオフ、出力電
圧ＢはＬレベル、出力ＡはＨレベル（最大で
Vcc）となる。次に電源VppがＨレベル即ち前述
の如く25VになるとFET T2は完全にオンとな
り、接続点ｄの電位はＬレベル、FET T4はオフ
となる。一方このＨレベルの電源Vppの電圧では
FET T31〜T3oはオンになり、接続点ｅの電圧従
つて出力電圧ＢはＨレベル、出力電圧ＡはＬレベ
ルになる。こうして電源Vppの電圧検出を確実に
行なうことができる。
前述の如く5Vであると、FET T31〜T3oはオフ
であり、またFET T2はオンになるがT1との直
列接続点ｄの電位は比較的高く、このためFET
T4はオンになる。上記の如くFET T31〜T3oは
オフであるから、FET T4のオンが不充分であつ
てもT31〜T3oとT4との接続点ｅの電位は充分低
くなり、従つて出力段のFET T6はオフ、出力電
圧ＢはＬレベル、出力ＡはＨレベル（最大で
Vcc）となる。次に電源VppがＨレベル即ち前述
の如く25VになるとFET T2は完全にオンとな
り、接続点ｄの電位はＬレベル、FET T4はオフ
となる。一方このＨレベルの電源Vppの電圧では
FET T31〜T3oはオンになり、接続点ｅの電圧従
つて出力電圧ＢはＨレベル、出力電圧ＡはＬレベ
ルになる。こうして電源Vppの電圧検出を確実に
行なうことができる。
本発明でのFET T4はｅ点をＬレベルにする際
の放電機能が僅かでもあればよい。ｅ点にＨレベ
ルを出すのは主にFET T31〜T3oである。ｅ点Ｈ
レベル出力の際には、場合によつては、FET T4
が微弱な放電をしていても何ら差支えない。つま
りｄ点の中間Ｈ、中間Ｌレベルが共にFET T4の
ゲート閾値を越えても構わない。逆に中間Ｈレベ
ルがFET T4のゲート閾値ギリギリでも、僅かな
放電作用でも出れば構わない。よつてデイメンジ
ヨン比の正確な設定は全く不要である。
の放電機能が僅かでもあればよい。ｅ点にＨレベ
ルを出すのは主にFET T31〜T3oである。ｅ点Ｈ
レベル出力の際には、場合によつては、FET T4
が微弱な放電をしていても何ら差支えない。つま
りｄ点の中間Ｈ、中間Ｌレベルが共にFET T4の
ゲート閾値を越えても構わない。逆に中間Ｈレベ
ルがFET T4のゲート閾値ギリギリでも、僅かな
放電作用でも出れば構わない。よつてデイメンジ
ヨン比の正確な設定は全く不要である。
この電源電圧検出回路は、種々の利点を備え
る。即ち、デイメンジヨン比を考慮する必要があ
るトランジスタは初段のFET T1とT2のみであ
り、他のトランジスタT31〜T3o，T4はデイメン
ジヨン比を考慮する必要がない。トランジスタ
T5，T6はデイメンジヨン比を考慮する必要はあ
るがｅの電圧振幅を大に出来る為製作が容易であ
る。従つて最小寸法のもので充分である。また電
源VppはFET T2のゲートおよびFET T31のソ
ースとゲートに加わるが、FETではゲート電流
は無視でき、またVppがＬレベルのときはFET
T31〜T3oはオフでありそしてVppがＨレベルの
ときはこれらのFETがオンであるがFET T4は
オフで、Vppは出力端子Ｂに加わるだけであるか
ら後続回路の入力インピーダンスが高ければ電流
は流れず、こうして電源Vppは電流が引出される
ことなく電圧検出される。また第２図の回路では
出力電圧のＨレベルの最高値はVcc以下である
が、第１図の回路ではこれがVpp近く、具体的に
はVpp＝25Vとして15V程度に高めることがで
き、これは後続回路の構成を簡単化、小型化に寄
与する。なおこの出力電圧の最高値はFET T31
〜T3oの個数を増減することにより調節できる。
る。即ち、デイメンジヨン比を考慮する必要があ
るトランジスタは初段のFET T1とT2のみであ
り、他のトランジスタT31〜T3o，T4はデイメン
ジヨン比を考慮する必要がない。トランジスタ
T5，T6はデイメンジヨン比を考慮する必要はあ
るがｅの電圧振幅を大に出来る為製作が容易であ
る。従つて最小寸法のもので充分である。また電
源VppはFET T2のゲートおよびFET T31のソ
ースとゲートに加わるが、FETではゲート電流
は無視でき、またVppがＬレベルのときはFET
T31〜T3oはオフでありそしてVppがＨレベルの
ときはこれらのFETがオンであるがFET T4は
オフで、Vppは出力端子Ｂに加わるだけであるか
ら後続回路の入力インピーダンスが高ければ電流
は流れず、こうして電源Vppは電流が引出される
ことなく電圧検出される。また第２図の回路では
出力電圧のＨレベルの最高値はVcc以下である
が、第１図の回路ではこれがVpp近く、具体的に
はVpp＝25Vとして15V程度に高めることがで
き、これは後続回路の構成を簡単化、小型化に寄
与する。なおこの出力電圧の最高値はFET T31
〜T3oの個数を増減することにより調節できる。
第１図は本発明の実施例を示す回路図、第２図
は従来例を示す回路図である。 図面でT31〜T3oは電源の電圧レベルでオンオ
フするトランジスタ群、T1，T2は第１のインバ
ータ、T31〜T3o，T4は第２のインバータ、ｅは
その出力端子である。
は従来例を示す回路図である。 図面でT31〜T3oは電源の電圧レベルでオンオ
フするトランジスタ群、T1，T2は第１のインバ
ータ、T31〜T3o，T4は第２のインバータ、ｅは
その出力端子である。
Claims (1)
- 【特許請求の範囲】 １ 高、低レベルに電圧変化し、低レベルでもト
ランジスタをオンにする電源Vppの該高、低レベ
ルを検出する回路において、 第１、第２のトランジスタT1，T2を直列に接
続してなり該第２のトランジスタT2のゲートに
前記電源の電圧を受けて高レベルのとき低いそし
て低レベルのとき比較的高い電圧を出力する第１
のインバータと、 スレツシヨルド電圧の和が該電源の低レベル電
圧より大、高レベル電圧より小であつて、低レベ
ル時にはオフ、高レベル時にはオンとなるトラン
ジスタ群T31〜T3nと、第３のトランジスタT4と
を直列にして前記電源間に接続し、この直列接続
点ｅを出力端とし、第３のトランジスタのゲート
を第１のインバータの出力端へ接続した第２のイ
ンバータとを有することを特徴とする電源電圧検
出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350178A JPS55149871A (en) | 1978-07-31 | 1978-07-31 | Line voltage detector |
| DE2930424A DE2930424C3 (de) | 1978-07-31 | 1979-07-26 | Schaltung zum Bestimmen, ob eine Spannung einen hohen oder einen niedrigen Pegel hat |
| US06/062,488 US4321489A (en) | 1978-07-31 | 1979-07-31 | Voltage detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350178A JPS55149871A (en) | 1978-07-31 | 1978-07-31 | Line voltage detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55149871A JPS55149871A (en) | 1980-11-21 |
| JPH0137699B2 true JPH0137699B2 (ja) | 1989-08-09 |
Family
ID=14084087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350178A Granted JPS55149871A (en) | 1978-07-31 | 1978-07-31 | Line voltage detector |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4321489A (ja) |
| JP (1) | JPS55149871A (ja) |
| DE (1) | DE2930424C3 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56122526A (en) * | 1980-03-03 | 1981-09-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| DE3174500D1 (en) * | 1980-05-20 | 1986-06-05 | Toshiba Kk | Semiconductor device |
| JPS5856286B2 (ja) * | 1980-12-25 | 1983-12-14 | 富士通株式会社 | 出力バッファ回路 |
| JPS58151124A (ja) * | 1982-03-04 | 1983-09-08 | Ricoh Co Ltd | レベル変換回路 |
| JPS58190775A (ja) * | 1982-04-30 | 1983-11-07 | Fujitsu Ltd | 電源電圧検出回路 |
| DE3375627D1 (en) * | 1982-07-06 | 1988-03-10 | Motorola Inc | A voltage detecting and translating circuit |
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| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
| JPS60179998A (ja) * | 1984-02-28 | 1985-09-13 | Fujitsu Ltd | 電圧検出回路 |
| JPS60180216A (ja) * | 1984-02-28 | 1985-09-14 | Fujitsu Ltd | 電圧検知回路 |
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| JPS62217714A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 高電圧検出回路 |
| FR2604555B1 (fr) * | 1986-09-30 | 1988-11-10 | Eurotechnique Sa | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement |
| JP2566931B2 (ja) * | 1986-11-17 | 1996-12-25 | 日本電気株式会社 | レベル比較器 |
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