JPH0138697Y2 - - Google Patents
Info
- Publication number
- JPH0138697Y2 JPH0138697Y2 JP4896583U JP4896583U JPH0138697Y2 JP H0138697 Y2 JPH0138697 Y2 JP H0138697Y2 JP 4896583 U JP4896583 U JP 4896583U JP 4896583 U JP4896583 U JP 4896583U JP H0138697 Y2 JPH0138697 Y2 JP H0138697Y2
- Authority
- JP
- Japan
- Prior art keywords
- butterfly
- calculation
- data
- coefficient
- digital data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004364 calculation method Methods 0.000 claims description 52
- 230000000295 complement effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Description
〔産業上の利用分野〕
本考案は、たとえば高速フーリエ変換等の演算
を行なう上での基本演算となるバタフライ演算を
行なうためのバタフライ演算回路に関する。 〔背景技術とその問題点〕 バタフライ演算回路により、デジタルサンプル
値を固定小数点方式によりたとえば高速フーリエ
変換（FFT）しようとする場合、負数を２の補
数で表現するなら、該演算回路内の数値Ｎは、−
１≦Ｎ＜１の変域を持つようになる。すなわち、
たとえば４ビツトの２進数によりＮ＝５／８を表わ すならＮ＝0.101（２進数）となり、２の補数を用
いてＮ＝−５／８を表わせばＮ＝1.011（２進数）と なる。したがつて、正数の最大値はＮ＝0.111（２
進数）＝７／８であり、ビツトをいくら拡大していた としても＋１に等しい数値を表現することはでき
ない。 一般に、複数個の離散的であるデイジタルサン
プル値をフーリエ変換により数値処理しようとす
る場合には、離散フーリエ変換が用いられる。上
記高速フーリエ変換は、この離散フーリエ変換を
高速に演算する演算方法である。この高速フーリ
エ変換はバタフライ演算を繰返すことにより計算
されるようになつている。たとえばデイジタルデ
ータx1，x2のこのバタフライ演算は、係数をｋと
すれば、（x1±kx2）と表わすことができる。こ
こで、係数ｋは−１≦ｋ≦１の変域を持つてい
る。高速フーリエ変換は、上記サンプル値をバタ
フライ演算することにより得られたデイジタルデ
ータをまたバタフライ演算するというように、順
次数段にわたりバタフライ演算を継続することに
より計算される。 高速フーリエ変換の計算を行なおうとする上記
バタフライ演算回路内の数値Ｎは、−１≦Ｎ≦１
の変域を持つので、上記デイジタルデータx1，x2
は、−１≦x1＜１，−１≦x2＜１を満すような数値
である。このデイジタルデータx1，x2に（x1±
kx2）の計算を行なうと、計算結果にオーバフロ
ーが発生して正数であるか負数であるかの判別の
つかない場合が生じることがある。また、＋１に
等しいような数値は扱えないため、たとえばx2×
０・９とx2×１の計算は異なつたハードウエア構
成を必要とする。 このため、上記バタフライ演算回路によりたと
えば高速フーリエ変換の計算を行なうには、バタ
フライ演算を１回行なう毎に、バタフライ演算す
る一対のデイジタルデータのそれぞれを乗算器で
１／２倍するようにして、上記オーバフローを回避 するようにしていた。しかし、それぞれのデータ
を１／２倍することによる計算時間の遅延のため高 速な計算が行なえないという問題があつた。 また、それぞれのデータを１／２倍するのみでは、 データにｋ＝１の係数を乗算する時の困難は解決
できずそのまま残つていた。 〔考案の目的〕 そこで、本考案はこのような実情に鑑み提案さ
れたものであり、たとえばデイジタルデータx1，
x2をバタフライ演算（x1±hx2）する上で、係数
ｋがｋ＝１の時に発生する計算の複雑化を簡単に
克服することができ、しかも効率のよい計算を行
なうことができるバタフライ演算回路を提供する
ことを目的とする。 〔考案の概要〕 この目的を達成するために本考案のバタフライ
演算回路は、デイジタルサンプル値に基づく少な
くとも一対のデイジタルデータx1，x2をバタフラ
イ演算（x1±kx2）する回路であつて、係数とし
て１／２と上記ｋの１／２倍値とをメモリしている係数 メモリと、上記第１のデイジタルデータx1に対し
上記係数メモリからの係数１／２を乗算し上記第２ のデイジタルデータx2に対し上記係数メモリから
の係数１／２ｋを乗算する乗算器とを有し、上記乗 算器からの出力を加算または減算し演算出力を得
るようにしたことを特徴とする。 なお、本考案で取り扱うバタフライ演算のデー
タx1，x2は、デイジタルサンプルデータそのもの
のみならず、その演算結果としてのデータをも含
むものである。 〔実施例〕 以下、本考案の一実施例を図面に基づき説明す
る。 第１図は、本考案に係るバタフライ演算回路の
ブロツク図である。図において、データメモリ
DMAはレジスタＲ２ＡとレジスタＲ３Ａに接続
されており、レジスタＲ２Ａは乗算器MPYAに
接続され、レジスタＲ３Ａは乗算器MPYBに接
続されている。また、データメモリDMBはレジ
スタＲ２ＢとレジスタＲ３Ｂに接続されており、
レジスタＲ２Ｂは乗算器MPYBに接続され、レ
ジスタＲ３Ｂは乗算器MPYAに接続されるよう
になつている。また係数メモリCMは乗算器
MPYA及ぴ乗算器MPYBに接続されている。こ
の乗算器MPYAは加減算器ALUAに接続され、
加減算器ALUAはレジスタＲ１Ａに接続される
ようになつている。さらにこのレジスタＲ１Ａ
は、データメモリDMAに接続されている。ま
た、上記乗算器MPYBは加減算器ALUBに接続
され、加減算器ALUBはレジスタＲ１Ｂに接続
されるようになつている。またこのレジスタＲ１
Ｂは、データメモリDMBに接続されるようにな
つている。なお、上記レジスタＲ１Ａ，Ｒ１Ｂ，
Ｒ２Ａ，Ｒ２Ｂは、これらのレジスタへのデータ
取込み信号をプログラムによりコントロール可能
となつている。 前述のように、たとえば高速フーリエ変換
（FFT）は、バタフライ演算を繰返すことにより
計算される。この高速フーリエ変換は、たとえば
オーデイオサンプル波高値データから周波数スペ
クトラムを得ようとするときなどに使われてい
る。バタフライ演算（x1±kx1）の各データx1，
x2として、たとえばデイジタルオーデイオサンプ
ル値データα1，α2，…のうちの一対のデータα1，
α2を用いるなら、バタフライ演算は、（α1±kα2）
となる。ここで係数ｋをｋ＝e-i〓とし、バタフラ
イ演算して得られる新たなデイジタルデータを
β1，β2とすれば、バタフライ演算は次のように表
わせる。 β1＝α1＋e-i〓・α2 β2＝α1−e-i〓・α2 上記データα1，α2，…をバタフライ演算するこ
とにより得られるデータβ1，β2，…についてもバ
タフライ演算を行ない、さらにその演算結果のデ
ータについてのバタフライ演算とバタフライ演算
を段階的に行なうことにより、最終的なデータ例
えば周波数スペクトラムデータを得ることができ
る。 ところで、一般にバタフライ演算回路によりバ
タフライ演算するにあたり、数値を固定小数点方
式で表わしまた負数を２の補数で表わすなら、該
演算回路内の数値Ｎは−１≦Ｎ＜１の変域を持
つ。したがつて、前述したように、従来はバタフ
ライ演算回路内で発生するオーバフローを防止す
るため、−１≦α1＜１，−１≦α2＜１を満たす上記
それぞれのデータα1，α2を１／２倍した後、バタフ ライ演算するようにしていた。すなわち、 β1＝α1／２＋e-i〓・α2／２ β2＝α1／２−e-i〓・α2／２ (1) の計算を行なうようにしていた。ところで、これ
らの数式は次のように書き表わすことができる。 β1＝１／２・α1＋e-i〓／２・α2 β2＝１／２・α1−e-i〓／２・α2 (2) このようにすれば−１≦e-i〓の実部、虚部≦１
の変域を持つe-i〓の実部、虚部の１／２倍は１となる ことはなく、上述のように数値Ｎが−１≦Ｎ＜１
の変域を持つバタフライ演算回路内で上記係数ｋ
がｋ＝１の時に従来発生していた計算上の不具合
を解消することが可能である。すなわち、第１図
に示す本考案の実施例に用いられる係数メモリ
CMには、係数として１／２及びｋ／２を予め記憶 させておくわけである。 ここで、上記デイジタルデータα1，α2，β1，β2
の実部をA1，A2，B1，B2で表し、虚部をa1，
a2，b1，b2で表せば、データα1，α2，β1，β2は、 α1＝A1＋ia1 α2＝A2＋ia2 β1＝B1＋ib1 β2＝B2＋ib2 となる。また、e-i〓＝cosθ−isinθであることを利
用すれば、(2)式は、 β1＝A1＋ia1／２＋cosθ−isinθ／２。（A2＋ia2） β2＝A1＋ia1／２−cosθ−isinθ／２。（A2＋ia2） となる。この式よりβ1，β2の実部B1，B2及び虚
部b1，b2を求めれば次のようになる。 B1＝A1／２＋（cosθ／２・A2＋sinθ／２・a2） b1＝a1／２＋（cosθ／２・a2−sinθ／２・A2） (3) B2＝A1／２−（cosθ／２・A2＋sinθ／２・a2） b2＝a1／２−（cosθ／２・a2−sinθ／２・A2） 上記第１図に示すバタフライ演算回路は、(3)式
に示す計算を行なうようにしており、この計算を
行なうことにより、(1)式と等価な(2)式によるバタ
フライ演算を行なうようになつている。この(3)式
に示す計算を順次繰返すことにより、バタフライ
演算の繰返しにより計算されるたとえば高速フー
リエ変換を上記バタフライ演算回路により計算す
ることができる。 したがつて、上記バタフライ演算の係数メモリ
CM内には、デイジタルデータα1の係数に相当す
る１／２と、上記係数ｋの１／２倍値に相当するsinθ
／２， cosθ／２とが予め記憶されている。
を行なう上での基本演算となるバタフライ演算を
行なうためのバタフライ演算回路に関する。 〔背景技術とその問題点〕 バタフライ演算回路により、デジタルサンプル
値を固定小数点方式によりたとえば高速フーリエ
変換（FFT）しようとする場合、負数を２の補
数で表現するなら、該演算回路内の数値Ｎは、−
１≦Ｎ＜１の変域を持つようになる。すなわち、
たとえば４ビツトの２進数によりＮ＝５／８を表わ すならＮ＝0.101（２進数）となり、２の補数を用
いてＮ＝−５／８を表わせばＮ＝1.011（２進数）と なる。したがつて、正数の最大値はＮ＝0.111（２
進数）＝７／８であり、ビツトをいくら拡大していた としても＋１に等しい数値を表現することはでき
ない。 一般に、複数個の離散的であるデイジタルサン
プル値をフーリエ変換により数値処理しようとす
る場合には、離散フーリエ変換が用いられる。上
記高速フーリエ変換は、この離散フーリエ変換を
高速に演算する演算方法である。この高速フーリ
エ変換はバタフライ演算を繰返すことにより計算
されるようになつている。たとえばデイジタルデ
ータx1，x2のこのバタフライ演算は、係数をｋと
すれば、（x1±kx2）と表わすことができる。こ
こで、係数ｋは−１≦ｋ≦１の変域を持つてい
る。高速フーリエ変換は、上記サンプル値をバタ
フライ演算することにより得られたデイジタルデ
ータをまたバタフライ演算するというように、順
次数段にわたりバタフライ演算を継続することに
より計算される。 高速フーリエ変換の計算を行なおうとする上記
バタフライ演算回路内の数値Ｎは、−１≦Ｎ≦１
の変域を持つので、上記デイジタルデータx1，x2
は、−１≦x1＜１，−１≦x2＜１を満すような数値
である。このデイジタルデータx1，x2に（x1±
kx2）の計算を行なうと、計算結果にオーバフロ
ーが発生して正数であるか負数であるかの判別の
つかない場合が生じることがある。また、＋１に
等しいような数値は扱えないため、たとえばx2×
０・９とx2×１の計算は異なつたハードウエア構
成を必要とする。 このため、上記バタフライ演算回路によりたと
えば高速フーリエ変換の計算を行なうには、バタ
フライ演算を１回行なう毎に、バタフライ演算す
る一対のデイジタルデータのそれぞれを乗算器で
１／２倍するようにして、上記オーバフローを回避 するようにしていた。しかし、それぞれのデータ
を１／２倍することによる計算時間の遅延のため高 速な計算が行なえないという問題があつた。 また、それぞれのデータを１／２倍するのみでは、 データにｋ＝１の係数を乗算する時の困難は解決
できずそのまま残つていた。 〔考案の目的〕 そこで、本考案はこのような実情に鑑み提案さ
れたものであり、たとえばデイジタルデータx1，
x2をバタフライ演算（x1±hx2）する上で、係数
ｋがｋ＝１の時に発生する計算の複雑化を簡単に
克服することができ、しかも効率のよい計算を行
なうことができるバタフライ演算回路を提供する
ことを目的とする。 〔考案の概要〕 この目的を達成するために本考案のバタフライ
演算回路は、デイジタルサンプル値に基づく少な
くとも一対のデイジタルデータx1，x2をバタフラ
イ演算（x1±kx2）する回路であつて、係数とし
て１／２と上記ｋの１／２倍値とをメモリしている係数 メモリと、上記第１のデイジタルデータx1に対し
上記係数メモリからの係数１／２を乗算し上記第２ のデイジタルデータx2に対し上記係数メモリから
の係数１／２ｋを乗算する乗算器とを有し、上記乗 算器からの出力を加算または減算し演算出力を得
るようにしたことを特徴とする。 なお、本考案で取り扱うバタフライ演算のデー
タx1，x2は、デイジタルサンプルデータそのもの
のみならず、その演算結果としてのデータをも含
むものである。 〔実施例〕 以下、本考案の一実施例を図面に基づき説明す
る。 第１図は、本考案に係るバタフライ演算回路の
ブロツク図である。図において、データメモリ
DMAはレジスタＲ２ＡとレジスタＲ３Ａに接続
されており、レジスタＲ２Ａは乗算器MPYAに
接続され、レジスタＲ３Ａは乗算器MPYBに接
続されている。また、データメモリDMBはレジ
スタＲ２ＢとレジスタＲ３Ｂに接続されており、
レジスタＲ２Ｂは乗算器MPYBに接続され、レ
ジスタＲ３Ｂは乗算器MPYAに接続されるよう
になつている。また係数メモリCMは乗算器
MPYA及ぴ乗算器MPYBに接続されている。こ
の乗算器MPYAは加減算器ALUAに接続され、
加減算器ALUAはレジスタＲ１Ａに接続される
ようになつている。さらにこのレジスタＲ１Ａ
は、データメモリDMAに接続されている。ま
た、上記乗算器MPYBは加減算器ALUBに接続
され、加減算器ALUBはレジスタＲ１Ｂに接続
されるようになつている。またこのレジスタＲ１
Ｂは、データメモリDMBに接続されるようにな
つている。なお、上記レジスタＲ１Ａ，Ｒ１Ｂ，
Ｒ２Ａ，Ｒ２Ｂは、これらのレジスタへのデータ
取込み信号をプログラムによりコントロール可能
となつている。 前述のように、たとえば高速フーリエ変換
（FFT）は、バタフライ演算を繰返すことにより
計算される。この高速フーリエ変換は、たとえば
オーデイオサンプル波高値データから周波数スペ
クトラムを得ようとするときなどに使われてい
る。バタフライ演算（x1±kx1）の各データx1，
x2として、たとえばデイジタルオーデイオサンプ
ル値データα1，α2，…のうちの一対のデータα1，
α2を用いるなら、バタフライ演算は、（α1±kα2）
となる。ここで係数ｋをｋ＝e-i〓とし、バタフラ
イ演算して得られる新たなデイジタルデータを
β1，β2とすれば、バタフライ演算は次のように表
わせる。 β1＝α1＋e-i〓・α2 β2＝α1−e-i〓・α2 上記データα1，α2，…をバタフライ演算するこ
とにより得られるデータβ1，β2，…についてもバ
タフライ演算を行ない、さらにその演算結果のデ
ータについてのバタフライ演算とバタフライ演算
を段階的に行なうことにより、最終的なデータ例
えば周波数スペクトラムデータを得ることができ
る。 ところで、一般にバタフライ演算回路によりバ
タフライ演算するにあたり、数値を固定小数点方
式で表わしまた負数を２の補数で表わすなら、該
演算回路内の数値Ｎは−１≦Ｎ＜１の変域を持
つ。したがつて、前述したように、従来はバタフ
ライ演算回路内で発生するオーバフローを防止す
るため、−１≦α1＜１，−１≦α2＜１を満たす上記
それぞれのデータα1，α2を１／２倍した後、バタフ ライ演算するようにしていた。すなわち、 β1＝α1／２＋e-i〓・α2／２ β2＝α1／２−e-i〓・α2／２ (1) の計算を行なうようにしていた。ところで、これ
らの数式は次のように書き表わすことができる。 β1＝１／２・α1＋e-i〓／２・α2 β2＝１／２・α1−e-i〓／２・α2 (2) このようにすれば−１≦e-i〓の実部、虚部≦１
の変域を持つe-i〓の実部、虚部の１／２倍は１となる ことはなく、上述のように数値Ｎが−１≦Ｎ＜１
の変域を持つバタフライ演算回路内で上記係数ｋ
がｋ＝１の時に従来発生していた計算上の不具合
を解消することが可能である。すなわち、第１図
に示す本考案の実施例に用いられる係数メモリ
CMには、係数として１／２及びｋ／２を予め記憶 させておくわけである。 ここで、上記デイジタルデータα1，α2，β1，β2
の実部をA1，A2，B1，B2で表し、虚部をa1，
a2，b1，b2で表せば、データα1，α2，β1，β2は、 α1＝A1＋ia1 α2＝A2＋ia2 β1＝B1＋ib1 β2＝B2＋ib2 となる。また、e-i〓＝cosθ−isinθであることを利
用すれば、(2)式は、 β1＝A1＋ia1／２＋cosθ−isinθ／２。（A2＋ia2） β2＝A1＋ia1／２−cosθ−isinθ／２。（A2＋ia2） となる。この式よりβ1，β2の実部B1，B2及び虚
部b1，b2を求めれば次のようになる。 B1＝A1／２＋（cosθ／２・A2＋sinθ／２・a2） b1＝a1／２＋（cosθ／２・a2−sinθ／２・A2） (3) B2＝A1／２−（cosθ／２・A2＋sinθ／２・a2） b2＝a1／２−（cosθ／２・a2−sinθ／２・A2） 上記第１図に示すバタフライ演算回路は、(3)式
に示す計算を行なうようにしており、この計算を
行なうことにより、(1)式と等価な(2)式によるバタ
フライ演算を行なうようになつている。この(3)式
に示す計算を順次繰返すことにより、バタフライ
演算の繰返しにより計算されるたとえば高速フー
リエ変換を上記バタフライ演算回路により計算す
ることができる。 したがつて、上記バタフライ演算の係数メモリ
CM内には、デイジタルデータα1の係数に相当す
る１／２と、上記係数ｋの１／２倍値に相当するsinθ
／２， cosθ／２とが予め記憶されている。
【表】
【表】
【表】
以上の説明から明らかなように、本考案によれ
ば、デイジタルデータx1，x2をバタフライ演算
（x1±kx2）するにあたり、バタフライ演算回路
の係数メモリに係数１／２倍値であるcosθ／２及び sinθ／２とをメモリしておくことにより、データx1， x2を１／２倍した後バタフライ演算するのと等価な 計算を行なうことができる。このため、係数ｋが
ｋ＝１となると時に生じていた計算上の不都合を
回避でき、ハードウエアを複雑化することなくバ
タフライ演算回路を構成することができる。ま
た、従来２つのデータx1，x2を１／２倍していたこ とから生じていた計算時間の遅延を防ぐことがで
き、高速なバタフライ演算を行なうことができ
る。また、従来に比べて、効率よく、見通しよい
アルゴリズムで精度よく計算することが可能であ
る。
ば、デイジタルデータx1，x2をバタフライ演算
（x1±kx2）するにあたり、バタフライ演算回路
の係数メモリに係数１／２倍値であるcosθ／２及び sinθ／２とをメモリしておくことにより、データx1， x2を１／２倍した後バタフライ演算するのと等価な 計算を行なうことができる。このため、係数ｋが
ｋ＝１となると時に生じていた計算上の不都合を
回避でき、ハードウエアを複雑化することなくバ
タフライ演算回路を構成することができる。ま
た、従来２つのデータx1，x2を１／２倍していたこ とから生じていた計算時間の遅延を防ぐことがで
き、高速なバタフライ演算を行なうことができ
る。また、従来に比べて、効率よく、見通しよい
アルゴリズムで精度よく計算することが可能であ
る。
第１図は本考案に係るバタフライ演算回路のブ
ロツク図である。 CM……係数メモリ、MPYA，MPYB……乗
算器、ALUA，ALUB……加減算器、Ｒ１Ａ，
Ｒ１Ｂ，Ｒ２Ａ，Ｒ２Ｂ，Ｒ３Ａ，Ｒ３Ｂ……レ
ジスタ、DMA，DMB……データメモリ。
ロツク図である。 CM……係数メモリ、MPYA，MPYB……乗
算器、ALUA，ALUB……加減算器、Ｒ１Ａ，
Ｒ１Ｂ，Ｒ２Ａ，Ｒ２Ｂ，Ｒ３Ａ，Ｒ３Ｂ……レ
ジスタ、DMA，DMB……データメモリ。
Claims (1)
- 【実用新案登録請求の範囲】 デイジタルサンプル値に基づく少なくとも一対
のデイジタルデータx1，x2をバタフライ演算（x1
±kx2）する回路であつて、係数として１／２及び 上記ｋの１／２倍値を記憶している係数メモリと、 上記第１のデイジタルデータx1に対し上記係数メ
モリからの係数１／２を乗算し上記第２のデイジタ ルデータx2に対し上記係数メモリからの係数１／２ ｋを乗算する乗算器とを有し、上記乗算器からの
出力を加減算し演算出力を得るようにしたバタフ
ライ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4896583U JPS59155647U (ja) | 1983-04-04 | 1983-04-04 | バタフライ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4896583U JPS59155647U (ja) | 1983-04-04 | 1983-04-04 | バタフライ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59155647U JPS59155647U (ja) | 1984-10-19 |
| JPH0138697Y2 true JPH0138697Y2 (ja) | 1989-11-20 |
Family
ID=30179482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4896583U Granted JPS59155647U (ja) | 1983-04-04 | 1983-04-04 | バタフライ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155647U (ja) |
-
1983
- 1983-04-04 JP JP4896583U patent/JPS59155647U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59155647U (ja) | 1984-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Chandra | Sign/logarithm arithmetic for FFT implementation | |
| US20220004884A1 (en) | Convolutional Neural Network Computing Acceleration Method and Apparatus, Device, and Medium | |
| Bisina et al. | Optimized estimation of power spectral density | |
| US6317770B1 (en) | High speed digital signal processor | |
| CN108196822A (zh) | 一种双精度浮点开方运算的方法及系统 | |
| US4420815A (en) | Apparatus and method for removal of sinusoidal noise from a sampled signal | |
| Thomas et al. | Fixed-point implementation of discrete Hirschman transform | |
| US8516027B2 (en) | Method and system for bit stacked fast Fourier transform | |
| JPH06105867B2 (ja) | フィルタ係数演算装置 | |
| US8706794B1 (en) | No-multiply digital signal processing method | |
| JP3684314B2 (ja) | 複素乗算器および複素相関器 | |
| US20200151238A1 (en) | Processor and Methods Configured to Provide a Low-Complexity Input/Output Pruning Fast Fourier Transform | |
| EP1078313B1 (en) | Method and apparatus for determining the approximate value of a logarithmic function | |
| Lowdermilk et al. | Finite arithmetic considerations for the FFT implemented in FPGA-based embedded processors in synthetic instruments | |
| Babic et al. | A fast algorithm for linear convolution of discrete time signals | |
| JPS61213926A (ja) | Ｄｓｐ演算処理方式 | |
| CN103605635A (zh) | 一种基于fpga的dft计算模块及方法 | |
| Behnen et al. | A simple algorithm for the adaptation of scores and power behavior of the corresponding rank test | |
| CN121832885A (zh) | 矩阵乘法运算装置和方法 | |
| JPH0516618B2 (ja) | ||
| JPH076159A (ja) | 複素信号の成分を正規化するための方法および装置 | |
| CN119652277A (zh) | 一种带频率干扰抑制的滞后滤波方法、装置、设备及介质 | |
| Pienaar | New cepstrum algorithms | |
| Bowlyn et al. | A novel distributed arithmetic multiplierless approach for computing complex inner products | |
| JPH04167170A (ja) | 乗加算演算回路 |