JPH0139119Y2 - - Google Patents
Info
- Publication number
- JPH0139119Y2 JPH0139119Y2 JP109982U JP109982U JPH0139119Y2 JP H0139119 Y2 JPH0139119 Y2 JP H0139119Y2 JP 109982 U JP109982 U JP 109982U JP 109982 U JP109982 U JP 109982U JP H0139119 Y2 JPH0139119 Y2 JP H0139119Y2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- timer
- inverter
- interrupt
- phase control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003864 performance function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Description
【考案の詳細な説明】
本考案はPWMインバータの位相制御装置に関
し、特にマイクロコンピユータ等によりパルス幅
を演算制御して例えば正弦波出力を得るPWMイ
ンバータの位相制御装置に関する。
し、特にマイクロコンピユータ等によりパルス幅
を演算制御して例えば正弦波出力を得るPWMイ
ンバータの位相制御装置に関する。
従来、第１図に示されるようにインバータのパ
ルス幅制御にマイクロコンピユータ（以下マイコ
ンと略記する）を使つた制御方式のものがある。
同図において、２０は交流電源、２２はこの交流
電源２０からの交流を直流に変換する整流素子か
らなる順変換部、２４はこの順変換部２２の出力
側に並列接続されたコンデンサ、２６は逆変換部
（インバータ部）で、相数に応じたスイツチング
素子からなり、実施例では３相のトランジスタブ
リツジ２６U，２６X，２６V，２６Y，２６W，２
６Zから構成されている。また、このインバータ
部２６の位相制御回路として、マイコンが利用さ
れており衆知の如く中央演算処理部（MPU）１
にバスライン１０を介してROM７，RAM８，
Ｉ／Ｏインターフエース９が接続されている。ま
た、MPU１に割込みIPをかけるたのタイマ２が
設けられていると共に、カウンタトリが信号４に
同期してパルス幅演算データセツトして所要のゲ
ートパルスを発生するカウンタ５及びこのカウン
タ５の出力段に接続されたゲートパルス出力制御
回路６がバスライン１０を介して接続されてい
る。このゲートパルス出力制御回路６では極性制
御及び送出制御のための制御信号３に同期してゲ
ートパルスの極性制御及び増幅をを行う。
ルス幅制御にマイクロコンピユータ（以下マイコ
ンと略記する）を使つた制御方式のものがある。
同図において、２０は交流電源、２２はこの交流
電源２０からの交流を直流に変換する整流素子か
らなる順変換部、２４はこの順変換部２２の出力
側に並列接続されたコンデンサ、２６は逆変換部
（インバータ部）で、相数に応じたスイツチング
素子からなり、実施例では３相のトランジスタブ
リツジ２６U，２６X，２６V，２６Y，２６W，２
６Zから構成されている。また、このインバータ
部２６の位相制御回路として、マイコンが利用さ
れており衆知の如く中央演算処理部（MPU）１
にバスライン１０を介してROM７，RAM８，
Ｉ／Ｏインターフエース９が接続されている。ま
た、MPU１に割込みIPをかけるたのタイマ２が
設けられていると共に、カウンタトリが信号４に
同期してパルス幅演算データセツトして所要のゲ
ートパルスを発生するカウンタ５及びこのカウン
タ５の出力段に接続されたゲートパルス出力制御
回路６がバスライン１０を介して接続されてい
る。このゲートパルス出力制御回路６では極性制
御及び送出制御のための制御信号３に同期してゲ
ートパルスの極性制御及び増幅をを行う。
上記構成において、ゲートパルスの生成をリア
ルタイム処理で実行する必要のため、外部タイマ
２から周期Ｔ毎に割り込みIPをMPU１にかけて
割込み処理によりゲートパルス生成の演算処理を
行つている。この割込みIPによつて従来方式では
第２図のフローに示されるようなプログラムが起
動される。このフローから理解されるようにカウ
ンタトリガ信号の処理が最初のステツプ１１で行
われ、続いてステツプ１２でパルス幅の演算を行
つてステツプ１３でカウンタ５に演算データをセ
ツトして、ゲートパルス出力制御回路６を介して
インバータ部２６のトランジスタ２６U〜26Zを駆
動して位相制御を行つている。
ルタイム処理で実行する必要のため、外部タイマ
２から周期Ｔ毎に割り込みIPをMPU１にかけて
割込み処理によりゲートパルス生成の演算処理を
行つている。この割込みIPによつて従来方式では
第２図のフローに示されるようなプログラムが起
動される。このフローから理解されるようにカウ
ンタトリガ信号の処理が最初のステツプ１１で行
われ、続いてステツプ１２でパルス幅の演算を行
つてステツプ１３でカウンタ５に演算データをセ
ツトして、ゲートパルス出力制御回路６を介して
インバータ部２６のトランジスタ２６U〜26Zを駆
動して位相制御を行つている。
このような従来方式の場合、タイマ２は正確に
周期Ｔ毎にMPU１に対して割込み要求を出すが、
この要求が受付けられて第２図のような処理を開
始するには、０〜１インストラクシヨン実行時間
がかかる。即ちインストラクシヨンの実行後に割
込み処理を行うことができる。従つて、第３図に
示されるように、ａ点で一度トリガ信号が出てか
ら次の割込み要求が出されトリガ信号が出るまで
ｂ点から更にｏまたはｔの時間がかかる。ｔは１
インストラクシヨン実行時間なので、実施例では
1.35〜5.42μS程度の間でバラツキ、このバラツキ
はインバータのゲート電流のように速い応答を示
すものを制御する場合には比較的大きな外乱とな
つて制御系に入つてくることになり、制御精度の
低下や誤動作の原因となる。
周期Ｔ毎にMPU１に対して割込み要求を出すが、
この要求が受付けられて第２図のような処理を開
始するには、０〜１インストラクシヨン実行時間
がかかる。即ちインストラクシヨンの実行後に割
込み処理を行うことができる。従つて、第３図に
示されるように、ａ点で一度トリガ信号が出てか
ら次の割込み要求が出されトリガ信号が出るまで
ｂ点から更にｏまたはｔの時間がかかる。ｔは１
インストラクシヨン実行時間なので、実施例では
1.35〜5.42μS程度の間でバラツキ、このバラツキ
はインバータのゲート電流のように速い応答を示
すものを制御する場合には比較的大きな外乱とな
つて制御系に入つてくることになり、制御精度の
低下や誤動作の原因となる。
本考案は上記の点に鑑みてなされたもので、マ
イコン等を利用してパルス幅を演算してインバー
タの制御を行う際、外部タイマからの割込み要求
に基くインストラクシヨン実行時間のバラツキに
より影響をなくすことにより制御系の外乱を低減
すると共にハードウエアとソフトウエアの制御分
担の適正化を計つたPWMインバータの位相制御
装置を提供することを目的とする。
イコン等を利用してパルス幅を演算してインバー
タの制御を行う際、外部タイマからの割込み要求
に基くインストラクシヨン実行時間のバラツキに
より影響をなくすことにより制御系の外乱を低減
すると共にハードウエアとソフトウエアの制御分
担の適正化を計つたPWMインバータの位相制御
装置を提供することを目的とする。
以下本考案の一実施例を添附された図面と共に
説明する。
説明する。
第４図は本考案の一実施例を示すブロツク図で
第１図と同一符号は同一物を示しその説明は省略
する。
第１図と同一符号は同一物を示しその説明は省略
する。
本考案の一実施例では、カウンタ５のトリガ信
号１６をタイマ２の割込みIPと同期してタイマ２
から直接与えると共に、ゲートパルス出力制御回
路６の制御信号１５もこのトリガ信号１６と同期
して与えるように構成している。このように構成
されているため第５図のフローに示されるよう
に、カウンタ５のトリガ信号を処理するステツプ
は省略され、直接ステツプ１２のパルス幅演算、
ステツプ１３のカウンタへのこの演算データのセ
ツトを行うことになる。従つて、第６図ａ，ｂ，
ｃに示すようにタイマ２からの割込信号とカウン
タのトリガ信号が完全に一致すると共に、１イン
ストラクシヨン実行時間ｔの後に前述した第５図
の割込み処理が行われる。
号１６をタイマ２の割込みIPと同期してタイマ２
から直接与えると共に、ゲートパルス出力制御回
路６の制御信号１５もこのトリガ信号１６と同期
して与えるように構成している。このように構成
されているため第５図のフローに示されるよう
に、カウンタ５のトリガ信号を処理するステツプ
は省略され、直接ステツプ１２のパルス幅演算、
ステツプ１３のカウンタへのこの演算データのセ
ツトを行うことになる。従つて、第６図ａ，ｂ，
ｃに示すようにタイマ２からの割込信号とカウン
タのトリガ信号が完全に一致すると共に、１イン
ストラクシヨン実行時間ｔの後に前述した第５図
の割込み処理が行われる。
本考案の一実施例は上記の様であり、カウンタ
５のトリガ信号をタイマ２からハード的に直接得
ることによつて、正確で安定したスイツチング周
期を保つことができるため、制御系の外乱は低減
する。更に、マイコンを利用してPWMインバー
タの位相制御を行う場合、ソフトウエアに制御分
担が偏つていた従来方式に比して、ハードウエア
とソフトウエアの制御分担の適正化を計ることが
できる。
５のトリガ信号をタイマ２からハード的に直接得
ることによつて、正確で安定したスイツチング周
期を保つことができるため、制御系の外乱は低減
する。更に、マイコンを利用してPWMインバー
タの位相制御を行う場合、ソフトウエアに制御分
担が偏つていた従来方式に比して、ハードウエア
とソフトウエアの制御分担の適正化を計ることが
できる。
本考案は以上のようであり、マイコン等を利用
してパルス幅を演算してインバータの位相制御を
行う際、外部タイマからの割込み要求に基づくイ
ンストラクシヨン実行時間のバラツキによる影響
をなくすことができるため制御系の外乱は低減
し、ハードウエアとソフトウエアの制御分担を最
適化できる等の効果を有する。
してパルス幅を演算してインバータの位相制御を
行う際、外部タイマからの割込み要求に基づくイ
ンストラクシヨン実行時間のバラツキによる影響
をなくすことができるため制御系の外乱は低減
し、ハードウエアとソフトウエアの制御分担を最
適化できる等の効果を有する。
第１図は従来のPWMインバータの位相制御装
置の概略の回路構成を示すブロツク図、第２図は
第１図においてタイマからの割込みによつて起動
されるプログラムのフロー、第３図は第１図にお
けるトリガ信号とインストラクシヨン実行時間の
関係を説明する波形図、第４図は本考案に係る
PWMインバータの位相制御装置の要部の回路構
成を示すブロツク図、第５図は第４図においてタ
イマからの割込みによつて起動されるプログラム
のフロー、第６図ａ，ｂ，ｃは第４図におけるタ
イマ割込、カウンタトリガの各信号及び割込み処
理を夫々示す波形図である。 １……MPU、２……タイマ、５……カウンタ、
６……ゲートパルス出力制御回路、７……
ROM、８……RAM、９……Ｉ／Ｏインターフ
エース、１０……バス、１５……ゲートパルス出
力制御回路の制御信号、１６……カウンタトリガ
信号、２６……インバータ部、２６U，２６V，２
６W，２６X，２６Y，２６Z…スイツチング素子。
置の概略の回路構成を示すブロツク図、第２図は
第１図においてタイマからの割込みによつて起動
されるプログラムのフロー、第３図は第１図にお
けるトリガ信号とインストラクシヨン実行時間の
関係を説明する波形図、第４図は本考案に係る
PWMインバータの位相制御装置の要部の回路構
成を示すブロツク図、第５図は第４図においてタ
イマからの割込みによつて起動されるプログラム
のフロー、第６図ａ，ｂ，ｃは第４図におけるタ
イマ割込、カウンタトリガの各信号及び割込み処
理を夫々示す波形図である。 １……MPU、２……タイマ、５……カウンタ、
６……ゲートパルス出力制御回路、７……
ROM、８……RAM、９……Ｉ／Ｏインターフ
エース、１０……バス、１５……ゲートパルス出
力制御回路の制御信号、１６……カウンタトリガ
信号、２６……インバータ部、２６U，２６V，２
６W，２６X，２６Y，２６Z…スイツチング素子。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 外部タイマからの割込みに応じて記憶演算処
理部で所要のパルス幅演算を行い、この演算デ
ータをカウンタにセツトしてインバータを構成
するスイツチング素子にゲートパルスを供給し
て位相制御を行うPWMインバータの位相制御
装置において、前記カウンタのトリガ信号を前
記タイマの割込みに同期して該タイマから直接
与えるように構成したことを特徴とするPWM
インバータの位相制御装置。 (2) 前記タイマから直接与えられるカウンタのト
リガ信号は、前記カウンタの出力段に接続され
たゲートパルス出力制御回路の制御信号を兼ね
ることを特徴とする実用新案登録請求の範囲第
１項記載のPWMインバータの位相制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP109982U JPS58103592U (ja) | 1982-01-08 | 1982-01-08 | Ｐｗｍインバ−タの位相制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP109982U JPS58103592U (ja) | 1982-01-08 | 1982-01-08 | Ｐｗｍインバ−タの位相制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103592U JPS58103592U (ja) | 1983-07-14 |
| JPH0139119Y2 true JPH0139119Y2 (ja) | 1989-11-22 |
Family
ID=30014138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP109982U Granted JPS58103592U (ja) | 1982-01-08 | 1982-01-08 | Ｐｗｍインバ−タの位相制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103592U (ja) |
-
1982
- 1982-01-08 JP JP109982U patent/JPS58103592U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58103592U (ja) | 1983-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0524398B1 (en) | Circuit for controlling output current balance between parallel driven PWM-type power inverting units | |
| US4870556A (en) | Method and apparatus for controlling power converter | |
| JPH07108095B2 (ja) | インバータ装置及びその制御方法 | |
| JPH0139119Y2 (ja) | ||
| JP2001112262A (ja) | 電力変換回路付き電源装置及びその制御方法 | |
| CN110928229B (zh) | 送丝机控制方法、控制器及存储介质 | |
| JP3161139B2 (ja) | インバータ制御方法 | |
| JP2023119319A (ja) | モータ制御装置 | |
| JP3538358B2 (ja) | プログラマブル・コントローラ | |
| JPS5875472A (ja) | スイツチングレギユレ−タ | |
| JPH05122940A (ja) | 電流型コンバータのｐｗｍ制御方法 | |
| JPH025676Y2 (ja) | ||
| EP0124619B1 (en) | Controller for ac motor | |
| JP2708779B2 (ja) | 交流負荷電力制御装置 | |
| JPS63124773A (ja) | インバ−タ制御装置 | |
| JP2001169592A (ja) | ブラシレスｄｃモータの位置検知方法 | |
| JPH0412798Y2 (ja) | ||
| JPH0324158B2 (ja) | ||
| JPH01321866A (ja) | インバータのｐｗｍ波形制御方法 | |
| JPH1056775A (ja) | 画像形成装置の電源装置 | |
| JPH0748952B2 (ja) | 電力変換器の制御装置 | |
| JPS5839291A (ja) | ダイレクト・デイジタル制御装置における給電電流実際値の取込方式 | |
| JPH0828981B2 (ja) | 空気調和機 | |
| JPH05292758A (ja) | インバータ制御装置 | |
| JPH0118675B2 (ja) |