JPH0140436B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置、特にスタテイツク
メモリ装置として機能するダイナミツクメモリ装
置に関する。

現在最も広く使用されているメモリ装置はワン
トランジスタ・メモリセルであり、1976年１月24
日発行のKuoおよびKitagawaの米国特許第
3940747号（テキサス インストルメンツ社に譲
渡されている）に開示されている。高密度ダイナ
ミツクメモリ装置については、雑誌Electronics
の1973年９月13日版の116〜121頁、1976年２月19
日版の116〜121頁、1976年５月13日版の81〜86
頁、および1978年９月28日版の109〜116頁に示さ
れている。この高密度メモリ装置にはワントラン
ジスタ・ダイナミツクメモリセルが採用され、寸
法を極めて小さくでき価格も安いという利点があ
るが、外部リフレツシユ装置が必要となる欠点も
ある。セルアレイの各行は、記憶される電圧によ
りメモリセルのキヤパシタが漏れるので、データ
を復元するため約２ミリ秒毎にアドレス指定がな
されなければならない。しかし、このリフレツシ
ユ動作はメモリ装置のプログラミングおよびハー
ドウエアにとつて重荷となる。

リフレツシユは通常、連続するアクセスサイク
ルを用いて全行をリフレツシユするバーストリフ
レツシユモードかあるいはリフレツシユサイクル
をリフレツシユ期間全体にわたつて分布させた分
布リフレツシユモードのいずれかで、ダイナミツ
クRAMの１のビツトを逐次アクセスすることに
より行なわれる。いずれの場合にも、メモリ装置
にはカウンタ（例えば256行に対し長さ８ビツト）
と、リフレツシユを起させる装置中断機構と、リ
フレツシユを起させる時期を指示するタイマとが
必要である。大形メモリ装置の場合、リフレツシ
ユ制御を与えるためのオーバヘツド回路は装置全
体の価格に比べ安いので、中形から大形の装置に
はダイナミツクRAMが広く使用されている。し
かし、小形メモリ装置の場合には、通常小形のミ
ニコンピユータおよびマイクロプロセツサと関連
しリフレツシユ制御回路は装置全体の価格に比べ
無視できなくなるので、スタテイツクRAMの方
が価格が高いにもかかわらずダイナミツクRAM
のかわりにスタテイツクRAMが使用される。例
えばシングルボード・マイクロコンピユータは、
ダイナミツクRAMを使用するとリフレツシユ制
御のためにボード空間全体の1/3が必要となる。

典型的なスタテイツクRAMセルには（６個の
トランジスタ）、あるいは（４個のトランジスタ
と２個のポリシリコン抵抗器）が必要であり、他
方ダイナミツクRAMには（１個のトランジスタ
と１個のキヤパシタ）が必要であるので、セル寸
法はダイナミツクRAMの方が大巾に小さくでき
る。スタテイツクセルの寸法を減少させる方法が
RaO、Stanczak、LienおよびBhatiaの米国特許
第4110776号（テキサスインストルメンツ社に譲
渡されている）に開示される。また、Joseph H.
Raymond、Jrの米国特許第3955181号、David J.
McElroyの米国特許第4092735号、第4139785号
および第4142111号、RaO、Rogersおよび
McElroy等の米国特許第4070653号（すべてテキ
サスインストルメント社に譲渡）には各種「自動
リフレツシユ」セルが説明されているが、こらは
リフレツシユ動作がセルをアドレス指定すること
なく行なわれるので明らかにスタテイツク形のも
のである。しかしながら、スタテイツクRAMま
たは擬似スタテイツクRAMはセルの寸法および
ビツト当りの価格の点で依然ダイナミツクRAM
より劣つている。

1978年６月26日付のWhiteおよびRaOによる米
国特許出願第918891号（テキサスインストルメン
ト社に譲渡）には、チツプ上に行アドレスカウン
タを有しリフレツシユアドレス指定を与える標準
ダイナミツクRAMの擬似スタテイツクメモリ装
置が開示されている。このカウンタはチツプの外
部からのリフレツシユ指令により増分される。同
様なメモリ装置が1979年９月１日版の
Electronics Designの94〜97頁に示されている。

本発明の主目的は、半導体集積回路内に形成さ
れるメモリ装置を提供することにある。本発明の
他の目的は、（例えばワントランジスタ・ダイナ
ミツクセルを用いて）寸法が小さくリフレツシユ
アドレスまたは指令入力が不要な「擬似スタテイ
ツク」形MOSメモリ装置を提供することにある。

本発明の別の目的は、半導体集積回路内の小面
積擬似スタテイツクメモリ素子、特に、同一チツ
プ上にリフレツシユ用オーバヘツド回路の全てが
内蔵されているダイナミツクセルアレイを採用し
たメモリ装置を提供することにある。本発明の更
に他の目的は、リフレツシユ動作がCPUに対し
姿を現わさない擬似スタテイツクRAMを提供す
ることにある。

本発明の上記および他の目的および利点は以下
の説明から明らかになるだろう。

第１図に本発明によるメモリ装置を示す。本発
明の概念は例えば１シリコンチツプの約1/20平方
インチ当り65536または261824個のセルを含むよ
うな特に極めて高密度メモリ装置に有用である。
この種のメモリ装置はＮチヤネルシリコンゲート
自己整合MOS工程により製造でき、この方法に
ついてはKuoにより1976年１月12日付の米国特許
出願第648594号あるいは1976年９月13日付の米国
特許出願第722841号（共にテキサスインストルメ
ントス社に譲渡されている）に開示されている。
本実施例によれば、メモリ装置は256行×256列の
65536個のセルから成るメモリアレイ１０であり、
各セルは前記Electronics、上記米国特許出願第
648594号あるいは第722841号に示されているいわ
ゆるワントランジスタ・セルである。通常のアク
セスに際しては、行デコーダ１１は８ビツト行ア
ドレスラツチ１２内にある行またはＸアドレスに
より決定される256行ラインのうちの１つを選択
し、列デコーダ１３は８ビツト列アドレスラツチ
１４内にある列またはＹアドレスにより決定され
る256列ラインのうちの１つを選択する。通常動
作の場合にはこれらのアドレスが時分割方式に従
つて８本のアドレスライン１５を介しチツプへ印
加され、他方リフレツシユに際しては列アドレス
が内部で発生される。または行アドレスス
トローブ入力１６（第２図ａ参照）が論理「０」
すなわち０ボルトになると、行アドレスラツチ１
２が通常の読取りあるいは書込み動作のためライ
ン１５から行アドレスビツトＡ０及至Ａ７（２図
のｃ参照）を入力するよう付勢される。リフレツ
シユ動作中は、以下で説明するように行アドレス
入力は存在しない。または列アドレススト
ローブ入力１７（第２図ｂ参照）が論理「０」す
なわち０ボルトになると、列アドレスラツチ１４
がライン１５から列アドレス（ビツトＡ８及至Ａ
１５）を入力するよう付勢される。行および列ア
ドレスは第２図ｃに示す期間中ライン１５上で有
効でなければならない。65536（２¹⁶）個のセル内
の１ビツトを一意的に決めるには16アドレスビツ
トが必要である。入／出力制御回路１８は列デコ
ーダ１３を介しアレイ１０に接続され、読取り／
書込み（Ｒ／Ｗ）入力２１（第２図ｉ参照）およ
び内部で発生された各種クロツクおよび論理電圧
の制御下で、データ入力ピン１９から列ラインへ
データを送つたり、列ライン上のデータを検出し
データ出力ピン２０（第２図ｇ参照）へ送るよう
機能する。装置はピン２２から供給電圧を受取
る。これらは典型的には＋5VのV_dd電圧とアース
またはV_ss電圧である。デコーダ１１は従来の構
成のものであり、一組の256個のセンスアンプ２
５の左手の128行ライン２３のうちの１つあるい
は右手の128行ライン２４のうちの１つを選択し、
RASが低レベルになつた後高レベルになる上記
選択された行ラインに行電圧Ｘを印加する（第
２図ｄ参照）。残りの255行ラインは低レベルのま
まである。Ａ７すなわち行アドレスのMSB（最上
位ビツト）は左側であるか右側であるかを選択
し、またセンスアンプの両側にある一行のダミー
セル２６または２７のライン２９または３０を介
した駆動を決定する。各列ラインの中心に配置さ
れるセンスアンプ２５は通常双安定回路であり、
詳細については前記特許第3940747号、第4050061
号または第4081701号に開示されている。センス
アンプは第２図のｅに示されたようなセンスクロ
ツクφ_Sにより駆動される。

本発明によれば、行デコーダ１１は入力端子１
５からのラツチ１２を経た通常のアドレスあるい
はリフレツシユアドレスを入力３１で受取る。い
ずれが選択さるかは８個のマルチプレクサゲート
３２によりなされる。ゲート３２はリフレツシユ
ロツクφ_R′を入力するとデコーダ１１にリフレツ
シユアドレスビツトＱ０及至Ｑ７を印加する。ク
ロツク信号φ_R′が存在しない場合、ラツチ１２か
らの通常のアドレスがマルチプレクサゲート３２
を経てデコーダ１１へ送られる。リフレツシユア
ドレスは順次カウンタ３３で作られる。カウンタ
３３は256行アドレスを順序づける８ビツトアド
レスＱ０及至Ｑ７の１つをライン３４上に一度に
１つずつ発生する。チツプ上のリフレツシユクロ
ツク発生器３５の出力であるφ_Rから得られるリ
フレツシユクロツクφ_R′が現われる毎にカウンタ
３３のアドレスが変わる。制御回路３６はこのリ
フレツシユクロツクφ_Rおよび他の信号Ｒ／、
RAS、を入力しφ_R′クロツクおよび他の制御
信号を作り出す。

行は一度に１つずつある順序でアドレスされる
が、各行はメモリ装置の最大リフレツシユ時間
（既存のダイナミツクRAMでは通常２〜４ミリ
秒）内にアドレスされなければならない。列アド
レスは不要であり、あつても余分なものである。
リフレツシユカウンタ３３としては、各入力クロ
ツク毎にカウントを１つ進めるものであれば任意
の型のものが使用できる。アドレスが繰り返され
ない限りアドレスシーケンスは順番に進める必要
はないので、米国特許第4074355号に示されるよ
うな擬似ランダムシフトカウンタを使用すること
もできる。数値を一定の順序で進めるカウンタの
一例が第３図に示されている。図示のカウンタに
は、８個の２進加算器またはカウンタ段４０から
受取られる内部発生リフレツシユアドレスをラツ
チする８個のラツチ３８（クロツクドＤ型フリツ
プフロツプ）が含まれている。各カウンタ段は標
準の論理回路であり、クロツクφ_R′がクロツク入
力４２に存在すると２進入力４３，４４に応答し
て出力４１に１または０を出力するものである。
各入力４４には前段４０からのキヤリー（桁上
げ）出力が入力され、各入力４３はラツチ段の出
力３４に接続されている。第１段４０の入力４４
は常にキヤリー入力を有するよう論理「１」に接
続されている。ラツチ３８はクロツクφ_Cが存在
する場合のみ変化でき、このクロツクは、リフレ
ツシユ信号φ_Rが発生しφ_S「０」に戻つたときの一
サイクルの終りに制御回路３６で発生される。ラ
ツチ３８はライン４１からアドレスを受取り、別
のリフレツシユ信号が来るまでこの状態を維持す
る。φ_R′が高レベルになると、カウンタ段４０は
φ_Cが発生する前に次のカウントへリツプルする。
リフレツシユ号が発生するとき、ライン３４およ
びマルチプレクサゲート３２を介してデコーダ１
１へ送られるアドレスは、前のリフレツシユのと
きにカウンタ段４０で発生されたものでφ_Sが高レ
ベルになつた後ラツチ３８に記憶されたアドレス
である。

φ_Rがないときの通常の読取りサイクルのタイ
ミングが第２図の左側に示されている。Ｒ／Ｗ入
力２１は高レベルであり、行アドレスは第２図ｃ
の期間４６中ライン１５上で有効でなければなら
ない。次に行デコーダ１１からのX_W出力（第２
図参照）が発生し行ラインの１つを駆動する。他
方、列アドレスは第２図ｃの期間４７で有効でな
ければならずこれはによりラツチされる。
φ_S（第２図ｅ参照）が発生すると列ラインを高レ
ベルに駆動しセンスアンプが作動される。次に
φ_Y（第２図ｆ参照）が高レベルになると列デコー
ダが駆動され、選択された列またはＹライン上の
ビツトが入／出力制御回路１８へ結合され、ピン
２０の出力ビツトが第２図ｇの期間中有効にされ
る。

次に読取り／書込み動作のないリフレツシユサ
イクルについて第２図の中央部を参照する。ここ
では、は発生しないので、アドレスは
ラツチされず、φ_Yも発生しないので、データビ
ツトも入出力されない。Ｒ／は高レベルでなけ
ればならない。マルチプレクサゲート３２の入力
のφ_R′により、カウンタ３３から行デコーダ１１
へアドレスが送られて、第２図ｄに示されるよう
に選択された行ラインにX_W電圧が発生され、続
いて第２図ｅのφ_Sによりセンスアンプが駆動され
選択された行の256ビツト全てがリフレツシユ処
理される。

読取りサイクルが第２図の右側に示されている
ようにリフレツシユサイクルが始つた後に開始さ
れる場合には、リフレツシユサイクルが完了され
次に読取りサイクルが実行される。行および列ア
ドレスは通常のタイミングでおよびで
ラツチされ、リフレツシユカウンタの出力を用い
た行アドレツシングが完了され（第２図ｄ参照）
かつφ_S動作が完了される間、ラツチ１２，１４内
に保持される。次に、別の行アドレスがラツチ１
２から復号され、別のX_Wが発生し（別の選択さ
れた行）、後に別のφ_Sが続く（第２図ｅ参照）。そ
の後、φ_Yとデータ出力が通常の読取りサイクル
の場合と同様に生じる（第２図ｆおよび第２図ｇ
参照）。従つて、この動作の期間４８は装置の特
定の「アクセス時間」である。データを早い時期
に出力端子に得ることもできるが、リフレツシユ
動作時にメモリ装置がアクセスされる場合にはリ
フレツシユが完了するまで待ち時間が生じる。

通常の書込みサイクルが第２′図の左側に示さ
れている。Ｒ／信号は低レベルであるので（第
２′図ｉ参照）、φ_R′の発生は抑制される。アドレ
スのラツチ動作は読取りサイクルの場合と同じで
ある。第２′図ｇに示すように、φ_Yが高レベルに
なると（第２′図ｆ参照）１ビツトは入／出力制
御回路１８を介して選択された列に結合される。
次に、X_Wおよびφ_Sが生じ（第２′図および第２′
図ｅ参照）、選択された列ラインが高レベルに駆
動されてそのビツトが選択されたセルに記憶され
ると共にその列の他のセルはリフレツシユされ
る。

第２′図の右側に示されているようにφ_R′サイク
ルが開始された後書込みサイクルが始まる場合、
アドレスおよびデータ入力はリフレツシユ動作が
完了する間ラツチされ保持されねばならない。従
つて、、、行および列アドレス（第
２′図ａ，ｂおよびｃ参照）が通常の書込みサイ
クルの場合と同様に発生する。φ_Yは、Ｘアドレ
ス入力のかわりにデータビツトがカウンタ３３に
より決められる行に書き込まれないよう遅延され
なければならない。そこで、第２′図ｄおよびｅ
のようにX_Wおよびφ_Sが高レベルから低レベルへ
変化した（リフレツシユ）後、φ_Yは高ベルとな
り、次いで再びX_Wが発生されてラツチ１２から
新しいアドレスが発生され、φ_Sも再び発生されて
選択された場所にそのビツトが記憶される。従つ
て、この動作の期間４９は内部リフレツシユが生
じている間に書込み動作が開始される可能性を考
慮した場合の書き込みサイクルのための特定のリ
フレツシユ時間である。

リフレツシユ時間が４ミリ秒の場合、φ_Rパル
ス間のパルス間隔は約15マイクロ秒である。アク
セス時間すなわちリフレツシユサイクルが約30ナ
ノ秒及至は0.3マイクロ秒の場合、オーバラツプ
の確率はわずか約２％である。更に、メモリ装置
のアクセスされている時間は全時間の極めて短か
い期間のみである。コンピユータをパワーアツプ
すると、統計的には第２図あるいは第２′図のリ
フレツシユ／読取りあるいはリフレツシユ／ライ
ト書込みのオーバラツプ動作は多分5000回のリフ
レツシユサイクル中わずか１回程度である。

第１ａ図に本発明の別実施例を示す。本実施例
はマルチプレクサゲート３２および順次カウンタ
３が使用されていない点以外は全て第１図の場合
と同じである。行アドレスデコーダ１１の入力３
１は通常のメリアクセス（読取りあるいは書込
み）動作用の標準のダイナミツクRAMの場合の
ように行アドレスラツチ１２から直接とられてい
る。リフレツシユアドレスはコミユテータ５０で
発生されるが、本実施例ではコミユテータ５０は
φ_R′パルス毎に１ステツプ連続的に「１」ビツト
循環させる256ビツト直列シフトレジスタである。
256番目の段の出力と段１段の入力との間に帰還
ループ５１が設けられている。コミユテータ５０
はパワーアツプ時一段を除いて全ての段が０とな
るよう構成されているが、これは通常トランジス
タの寸法やイオン注入を従つて行なわれる。各コ
ミユテータ段の出力は256個の転送ゲート５２を
介してメモリアレイ１０の256行ラインの１つに
接続される。ゲート５２はφ_R′が入力されるまで
は非導通状態に置かれ、φ_R′を入力するとコミユ
テータ５０の「１」を有する段から選択された行
ラインへX_W電圧が送られてリフレツシユアドレ
スが与えられる。短い遅れの後に第２図にみられ
るようなφ_Sが発生しリフレツシユ動作が行なわれ
る。φ_R′が発生さると標準回路（図示せず）によ
り適当なダミーセル２６，２７がアドレスされ
る。φ_R′後に遅延されたリフレツシユパルスφ_RDが
発生され（第２図ｈあるいは第２′図ｈ参照）、こ
のパルス（およびそのコリプリメントである
φRD）を用いてリフレツシユ動作の完了後シフ
トレジスタ・コミユテータ５０が進められ、次の
リフレツシユサイクルが次の行を用いて行なわれ
る。上述したように、クロツク発生器３５の出力
繰返し率は、外部からアドレスされる行にリフレ
ツシユ動作が行なわれるインターリーブ読取りあ
るいは書込みサイクルを考慮して、特定のリフレ
ツシユ時間内に256行を循環させるように選ばれ
る。

本発明は図示の実施例に限定されるものではな
く、特許請求の範囲の技術的思想に含まれる設計
変更を包含することは理解されよう。

【図面の簡単な説明】

第１図および第１ａ図は本発明の異なる実施例
によるメモリ装置のブロツク図、第２図および第
２′図は第１図のメモリ装置の各所に現われる信
号のタイミング図、第３図は第１図のメモリ装置
のリフレツシユアドレスカウンタの詳細回路図で
ある。

Claims (1)

1. 【特許請求の範囲】 １ 半導体本体内に形成された単一の半導体集積
   回路内にダイナミツクメモリセルのアレイを含む
   半導体メモリ装置であつて、 外部で発生されるメモリアドレスと、アドレス
   ストロープ信号に応じて上段ダイナミツクメモリ
   セルのアレイをアクセスするための回路、 上記ダイナミツクメモリセルアレイをアクセス
   するための連続したリフレツシユアドレスを発生
   するリフレツシユアドレスシーケンサ、及び 上記アドレススロープ信号に応じて、上記リフ
   レツシユアドレスシーケンサの動作を禁止する禁
   止回路、を有する半導体メモリ装置。 ２ 特許請求の範囲第１項記載の半導体メモリ装
   置であつて前記アドレスシーケンサは、前記ダイ
   ナミツクメモリアレイの行の数により決められる
   数のビツトを有し各ビツトが双安定回路を含むカ
   ウンタを有する半導体メモリ装置。