JPH0140517B2 - - Google Patents
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- Publication number
- JPH0140517B2 JPH0140517B2 JP56142934A JP14293481A JPH0140517B2 JP H0140517 B2 JPH0140517 B2 JP H0140517B2 JP 56142934 A JP56142934 A JP 56142934A JP 14293481 A JP14293481 A JP 14293481A JP H0140517 B2 JPH0140517 B2 JP H0140517B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film
- resistive
- integrated circuit
- space
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Description
【発明の詳細な説明】
本発明は薄膜混成集積回路、特にCR複合素子
を含む薄膜集積回路モジユールを１枚の基板上に
形成して作成される薄膜混成集積回路の製造方法
に関する。
を含む薄膜集積回路モジユールを１枚の基板上に
形成して作成される薄膜混成集積回路の製造方法
に関する。
薄膜混成集積回路において、コンデンサ素子と
抵抗素子とが接続形成されてなる薄膜CR複合素
子は、一般に第１図に示す如くグレーズドアルミ
ナ基板１の上にタンタル酸化膜（Ta2O5）にてな
る絶縁層２を被着し、その上にタンタル（β−
Ta又はα−Ta）薄膜にてなる下部電極３と下部
電極３の一部表層を陽極酸化してなる誘電体層
（Ta2O3）４が形成される。そして、下部電極３
から少し離れた側方には窒化タンタル（Ta2N）
薄膜にてなる抵抗層５を形成し、抵抗層５の中央
露呈部窒化タンタルの酸化膜（Ta2NxOy）８を
形成させたのち、ニクロム（NiCr）を密着層６
とし金（Au）にてなる上部電極７は下部電極３
の露呈部上面と、誘電体層４から抵抗層５の一端
に連らなる上面と、抵抗層５の他端上面とにパタ
ーン形成される。次いで、CR積値が規格値とな
るように抵抗層５をレーザトリミングを施して完
成される。
抵抗素子とが接続形成されてなる薄膜CR複合素
子は、一般に第１図に示す如くグレーズドアルミ
ナ基板１の上にタンタル酸化膜（Ta2O5）にてな
る絶縁層２を被着し、その上にタンタル（β−
Ta又はα−Ta）薄膜にてなる下部電極３と下部
電極３の一部表層を陽極酸化してなる誘電体層
（Ta2O3）４が形成される。そして、下部電極３
から少し離れた側方には窒化タンタル（Ta2N）
薄膜にてなる抵抗層５を形成し、抵抗層５の中央
露呈部窒化タンタルの酸化膜（Ta2NxOy）８を
形成させたのち、ニクロム（NiCr）を密着層６
とし金（Au）にてなる上部電極７は下部電極３
の露呈部上面と、誘電体層４から抵抗層５の一端
に連らなる上面と、抵抗層５の他端上面とにパタ
ーン形成される。次いで、CR積値が規格値とな
るように抵抗層５をレーザトリミングを施して完
成される。
第２図は上記CR複合素子の形成工程を順次示
したものであり、まず第２図ａに示す如く、下部
電極３の一部に誘電体層４を形成したのち、全面
を覆うようにして窒化タンタル膜５′が被着され
る。次いで、窒化タンタル膜５′を選択的に除去
して第２図ｂに示す如く、抵抗層５をパターン形
成したのち、第２図ｃに示す如き密着層６と上部
電極７とが積層形成される。
したものであり、まず第２図ａに示す如く、下部
電極３の一部に誘電体層４を形成したのち、全面
を覆うようにして窒化タンタル膜５′が被着され
る。次いで、窒化タンタル膜５′を選択的に除去
して第２図ｂに示す如く、抵抗層５をパターン形
成したのち、第２図ｃに示す如き密着層６と上部
電極７とが積層形成される。
かかる薄膜構成にてなるCR複合素子を含み１
枚の基板から複数個採取する薄膜混成集積回路に
おいて、抵抗層５の抵抗値を所望値とするため抵
抗膜５′の面積抵抗値（Ω／□）を、複数個の薄
膜集積回路モジユールを隣接し、かつ、コンデン
サ素子用誘電体層４がすでに形成された基板１の
上面で測定することは、誘電体層４の影響を受け
て正しく測定することができない。そのため、従
来はコンデンサ素子構成膜を被着しないダミー基
板上に、抵抗膜５′の被着と同時に抵抗膜を被着
させ該抵抗膜の面積抵抗値を測定していた。
枚の基板から複数個採取する薄膜混成集積回路に
おいて、抵抗層５の抵抗値を所望値とするため抵
抗膜５′の面積抵抗値（Ω／□）を、複数個の薄
膜集積回路モジユールを隣接し、かつ、コンデン
サ素子用誘電体層４がすでに形成された基板１の
上面で測定することは、誘電体層４の影響を受け
て正しく測定することができない。そのため、従
来はコンデンサ素子構成膜を被着しないダミー基
板上に、抵抗膜５′の被着と同時に抵抗膜を被着
させ該抵抗膜の面積抵抗値を測定していた。
しかし、ダミー基板上の抵抗膜の面積抵抗値と
製品基板上の抵抗膜５′の面積抵抗値とは許容範
囲を越えて異なることがあり、CRモジユールの
特に固定容量値、固定抵抗値からはずれるものが
あり、そのことによる不良率は数％に及ぶことが
あつた。
製品基板上の抵抗膜５′の面積抵抗値とは許容範
囲を越えて異なることがあり、CRモジユールの
特に固定容量値、固定抵抗値からはずれるものが
あり、そのことによる不良率は数％に及ぶことが
あつた。
本発明の目的は上記欠点を除去することであ
り、この目的は複数個の薄膜集積回路モジユール
が形成される絶縁基板の中央部に抵抗膜の面積抵
抗測定用スペースを設け、前記各モジユールの
CR複合素子用誘電体層及び前記スペースを覆う
抵抗膜を被着し、その抵抗膜の面積抵抗値は誘電
体層を形成しない前記スペースにおいて測定する
ことを特徴とした薄膜混成集積回路の製造方法を
提供して達成される。
り、この目的は複数個の薄膜集積回路モジユール
が形成される絶縁基板の中央部に抵抗膜の面積抵
抗測定用スペースを設け、前記各モジユールの
CR複合素子用誘電体層及び前記スペースを覆う
抵抗膜を被着し、その抵抗膜の面積抵抗値は誘電
体層を形成しない前記スペースにおいて測定する
ことを特徴とした薄膜混成集積回路の製造方法を
提供して達成される。
以下、図面を用いて本発明方法を説明する。
第３図は本発明の一実施例に係わる面積抵抗測
定用スペースを設けた絶縁基板の平面図であり、
グレーズドアルミナ基板１０の上面にはＸ方向へ
５個、Ｙ方向へ９個の薄膜集積回路モジユール領
域１１が設定され、斜線で示す中央領域１２は抵
抗膜の面積抵抗測定用スペースである。そして44
個のモジユール領域には前述したCR複合素子を
含む集積回路が形成されるが、CR複合素子の形
成過程において第２図ａに示す如く、抵抗膜５′
を被着したときスペース１２では、基板１０上の
絶縁層２の上に抵抗膜５′が同時被着される。従
つて、抵抗膜５′の面積抵抗値を例えば四探針法
で測定しようとするときは、スペース１２上で測
定すれば誘電体層４に影響されることなく正確な
値が得られる。
定用スペースを設けた絶縁基板の平面図であり、
グレーズドアルミナ基板１０の上面にはＸ方向へ
５個、Ｙ方向へ９個の薄膜集積回路モジユール領
域１１が設定され、斜線で示す中央領域１２は抵
抗膜の面積抵抗測定用スペースである。そして44
個のモジユール領域には前述したCR複合素子を
含む集積回路が形成されるが、CR複合素子の形
成過程において第２図ａに示す如く、抵抗膜５′
を被着したときスペース１２では、基板１０上の
絶縁層２の上に抵抗膜５′が同時被着される。従
つて、抵抗膜５′の面積抵抗値を例えば四探針法
で測定しようとするときは、スペース１２上で測
定すれば誘電体層４に影響されることなく正確な
値が得られる。
第４図は前記基板１０に抵抗膜を被着するスパ
ツタリング時間と、基板スペース１２で測定した
前記抵抗膜の面積抵抗値との関係例を示す図であ
る。ただし、図中のＸ印はダミー基板を使用した
基準抵抗値であり、・印は基板上スペース１２に
おける実測抵抗値をプロツトしたものである。従
つて、スパツタリング中の異常放電等により面積
抵抗値が大きくなつた異常抵抗膜（測定点Ａ）、
又は小さくなつた異常抵抗膜（測定点Ｂ）は、そ
の実測値に基づき、抵抗層５にパターン形成した
のちの抵抗化成時に、形成されるタンタル酸化膜
８の厚さを調整することにより所望抵抗値のCR
複合素子が得られるようになる。
ツタリング時間と、基板スペース１２で測定した
前記抵抗膜の面積抵抗値との関係例を示す図であ
る。ただし、図中のＸ印はダミー基板を使用した
基準抵抗値であり、・印は基板上スペース１２に
おける実測抵抗値をプロツトしたものである。従
つて、スパツタリング中の異常放電等により面積
抵抗値が大きくなつた異常抵抗膜（測定点Ａ）、
又は小さくなつた異常抵抗膜（測定点Ｂ）は、そ
の実測値に基づき、抵抗層５にパターン形成した
のちの抵抗化成時に、形成されるタンタル酸化膜
８の厚さを調整することにより所望抵抗値のCR
複合素子が得られるようになる。
以上説明した如く本発明方法によれば、製品基
板に被着した抵抗膜特性を検知できるため、該特
性に基ずくトリミングを可能ならしめ、CR複合
素子を含み複数個取りしてなる薄膜混成集積回路
の製造歩留りを向上し得た効果がある。
板に被着した抵抗膜特性を検知できるため、該特
性に基ずくトリミングを可能ならしめ、CR複合
素子を含み複数個取りしてなる薄膜混成集積回路
の製造歩留りを向上し得た効果がある。
なお、本発明は上記実施例に限定するものでな
く、「特許請求の範囲」内において適宜実施し得
るものである。
く、「特許請求の範囲」内において適宜実施し得
るものである。
第１図は薄膜混成集積回路に膜形成されたCR
複合素子の一般的構造を示す側断面図、第２図は
前記CR複合素子の形成工程を順次示した側断面
図、第３図は本発明の一実施例に係わる面積抵抗
測定用スペースを設けた薄膜混成集積回路用基板
の平面図、第４図は第３図に示した基板に抵抗膜
を被着するスパツタリング時間と該基板の所定ス
ペースで測定した前記抵抗膜の面積抵抗値との関
係例を示す図である。 なお、図中において、１，１０はグレーズド基
板、５は抵抗層、５′は抵抗膜、８は抵抗化成に
よる窒化タンタル酸化膜、１１は薄膜集積回路モ
ジユール、１２は面積抵抗測定用スペース、Ａ，
Ｂは異常抵抗測定値を示す。
複合素子の一般的構造を示す側断面図、第２図は
前記CR複合素子の形成工程を順次示した側断面
図、第３図は本発明の一実施例に係わる面積抵抗
測定用スペースを設けた薄膜混成集積回路用基板
の平面図、第４図は第３図に示した基板に抵抗膜
を被着するスパツタリング時間と該基板の所定ス
ペースで測定した前記抵抗膜の面積抵抗値との関
係例を示す図である。 なお、図中において、１，１０はグレーズド基
板、５は抵抗層、５′は抵抗膜、８は抵抗化成に
よる窒化タンタル酸化膜、１１は薄膜集積回路モ
ジユール、１２は面積抵抗測定用スペース、Ａ，
Ｂは異常抵抗測定値を示す。
Claims (1)
- １ コンデンサ素子と抵抗素子とが接続形成され
てなるCR複合素子を含む複数個の薄膜集積回路
モジユールが１枚の絶縁基板上に形成されて作成
される薄膜混成集積回路の製造方法において、絶
縁基板の中央部に抵抗膜の面積抵抗測定用スペー
スを設け、各薄膜集積回路モジユールのCR複合
素子用誘電体層及び前記スペースを覆うように被
着した抵抗膜の面積抵抗値は、誘電体層を形成し
ない前記スペースにおいて測定することを特徴と
した薄膜混成集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142934A JPS5844760A (ja) | 1981-09-10 | 1981-09-10 | 薄膜混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142934A JPS5844760A (ja) | 1981-09-10 | 1981-09-10 | 薄膜混成集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844760A JPS5844760A (ja) | 1983-03-15 |
| JPH0140517B2 true JPH0140517B2 (ja) | 1989-08-29 |
Family
ID=15327036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142934A Granted JPS5844760A (ja) | 1981-09-10 | 1981-09-10 | 薄膜混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844760A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748407B2 (ja) * | 1989-06-16 | 1995-05-24 | 株式会社日立製作所 | 薄膜抵抗体の製造方法 |
| JPH0319301A (ja) * | 1989-06-16 | 1991-01-28 | Hitachi Ltd | 薄膜抵抗体の成膜方法 |
-
1981
- 1981-09-10 JP JP56142934A patent/JPS5844760A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5844760A (ja) | 1983-03-15 |
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