JPH0143398B2 - - Google Patents
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- Publication number
- JPH0143398B2 JPH0143398B2 JP56049759A JP4975981A JPH0143398B2 JP H0143398 B2 JPH0143398 B2 JP H0143398B2 JP 56049759 A JP56049759 A JP 56049759A JP 4975981 A JP4975981 A JP 4975981A JP H0143398 B2 JPH0143398 B2 JP H0143398B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- random access
- same
- address
- access memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にランダム・ア
クセス・メモリ（以後RAMと称する）を複数有
する半導体集積回路に関する。
クセス・メモリ（以後RAMと称する）を複数有
する半導体集積回路に関する。
それぞれ独自に番地を有する複数、例えば２つ
のランダム・アクセス・メモリを用い、１つの
RAMには表示情報を他のRAMには表示修飾情
報、例えば表示点滅情報を記憶させ、２つの
RAMの番地を１対１に対応させ、２つのRAM
の同一の番地からのデータを同一のゲート回路に
入力して表示信号を得る技術が特開昭56−30182
号公報にて提案されている。このような技術で用
いられる２つのRAMの構成例について第１図に
示す。
のランダム・アクセス・メモリを用い、１つの
RAMには表示情報を他のRAMには表示修飾情
報、例えば表示点滅情報を記憶させ、２つの
RAMの番地を１対１に対応させ、２つのRAM
の同一の番地からのデータを同一のゲート回路に
入力して表示信号を得る技術が特開昭56−30182
号公報にて提案されている。このような技術で用
いられる２つのRAMの構成例について第１図に
示す。
第１図において、RAM１２，１３は行方向に
ワード線２〜５が共通に配され、列方向にビツト
線が配され読み出し出力が取り出される。RAM
アドレス・デコード回路１によつて、２個の
RAM例えば第１のRAM１２第２のRAM１３双
方の同一番地を選択するところのワード線例えば
ワード線２が選択されると、第１のRAM１２の
４番地から16番地のRAMセル１８乃至１９、第
２のRAM１３の４番地から16番地のRAMセル
２０乃至２１のアドレスが選択され、例えば、第
１のRAM１２の４番地の出力がビツト線７に
又、第２のRAM１３の４番地の出力がビツト線
６に、出力され、これらの出力線６，７を入力と
して用いて第１のゲート８が構成される。この場
合、第１図の如く、第１のRAM１２、第２の
RAM１３を別々に分けてフオトマスク用原図
（以後原図と称する）を作図する従来の場合、
RAM１２のビツト線６およびRAM１３のビツ
ト線７から、RAM１２の４番地とRAM１３の
４番地のデータを受けてこれらデータ間で修飾を
行なう論理ゲート８迄、金属配線１７を配線せね
ばならず、又、金属配線１７の上に別の導電性物
質を通す場合、例えば、拡散層又はポリシリコン
等の導体１６で、トンネル配線をしなければなら
ず、その為のコンタクト１４，１５が必要とな
る。第２乃至第４のゲート回路９乃至１１につい
ても同様である。さらにビツト線からの配線１７
はビツト線６に比して著るしく長くなり、その浮
遊容量や抵抗が増大して遅延やレベル低下を生ず
る。また他の配線１６とも交差しているため互い
に信号の干渉を生じ、読み出し信号における雑音
が大きいという欠点も有する。
ワード線２〜５が共通に配され、列方向にビツト
線が配され読み出し出力が取り出される。RAM
アドレス・デコード回路１によつて、２個の
RAM例えば第１のRAM１２第２のRAM１３双
方の同一番地を選択するところのワード線例えば
ワード線２が選択されると、第１のRAM１２の
４番地から16番地のRAMセル１８乃至１９、第
２のRAM１３の４番地から16番地のRAMセル
２０乃至２１のアドレスが選択され、例えば、第
１のRAM１２の４番地の出力がビツト線７に
又、第２のRAM１３の４番地の出力がビツト線
６に、出力され、これらの出力線６，７を入力と
して用いて第１のゲート８が構成される。この場
合、第１図の如く、第１のRAM１２、第２の
RAM１３を別々に分けてフオトマスク用原図
（以後原図と称する）を作図する従来の場合、
RAM１２のビツト線６およびRAM１３のビツ
ト線７から、RAM１２の４番地とRAM１３の
４番地のデータを受けてこれらデータ間で修飾を
行なう論理ゲート８迄、金属配線１７を配線せね
ばならず、又、金属配線１７の上に別の導電性物
質を通す場合、例えば、拡散層又はポリシリコン
等の導体１６で、トンネル配線をしなければなら
ず、その為のコンタクト１４，１５が必要とな
る。第２乃至第４のゲート回路９乃至１１につい
ても同様である。さらにビツト線からの配線１７
はビツト線６に比して著るしく長くなり、その浮
遊容量や抵抗が増大して遅延やレベル低下を生ず
る。また他の配線１６とも交差しているため互い
に信号の干渉を生じ、読み出し信号における雑音
が大きいという欠点も有する。
本発明の目的は、前述したようなRAMのビツ
ト線から論理ゲート迄の余分な配線、コンタクト
トンネル配線等を減少させた半導体装置を提供す
ることにある。
ト線から論理ゲート迄の余分な配線、コンタクト
トンネル配線等を減少させた半導体装置を提供す
ることにある。
本発明は、同一ワード線により、同一番地が選
択される複数のランダム・アクセス・メモリを有
する半導体装置において、前記同一番地のランダ
ム・アクセス・メモリ・セルを互いに隣り合わせ
て、半導体基板に配置させる事を特徴とする。
択される複数のランダム・アクセス・メモリを有
する半導体装置において、前記同一番地のランダ
ム・アクセス・メモリ・セルを互いに隣り合わせ
て、半導体基板に配置させる事を特徴とする。
本発明の実施例を第２図に示す。本実施例では
異なる用途の複数のRAM群を分離して配置せず
に、同一番地のRAMセルが互いに隣接される様
に配置する。第２図で、例えばワード線２により
選択される第１のRAM１２と第２のRAM１３
の同一番地のRAMセル例えば４番地同志、８番
地同志等が隣り合つて、配置される。このため、
第１のRAM１２の４番地、第２のRAM１３の
４番地のビツト線６，７から論理ゲート８迄の接
続用配線コンタクト、トンネル配線が不要であ
る。すなわち、本発明によれば、配線が短かくな
るだけでなく、互いにクロスする配線がなくな
る。このため製造工程が大幅に簡略化され、素子
としての信頼性も高上する。これは、他の番地に
ついても同様のことが言える。よつてビツト出力
線を小面積で配置することができ、かつ雑音の少
ない装置を実現できる。なお本発明においては、
２つのRAM１２，１３からのデータはゲート回
路８〜１１が動作する時に供給されれば良いので
あるから、２つのRAM１２，１３は共通の制御
系によつて全く並列に動作しても、あるいは別個
の制御系によつて多少の動作タイミングの違いを
もつて動作してもよい。なお制御系を別個に設け
る場合は、RAM１２，１３への制御回路は共に
外部端子への接続の関係上互いに近接して配され
るため、第１図においても２つのRAMへの制御
線には交差部が実際には存在しており、これによ
つて第２図において配線面積が増大することはな
い。また制御信号線はビツト線のように低抵抗で
あることは要求されず、またビツト線のデータ信
号のようにクロストークが問題になることもな
い。
異なる用途の複数のRAM群を分離して配置せず
に、同一番地のRAMセルが互いに隣接される様
に配置する。第２図で、例えばワード線２により
選択される第１のRAM１２と第２のRAM１３
の同一番地のRAMセル例えば４番地同志、８番
地同志等が隣り合つて、配置される。このため、
第１のRAM１２の４番地、第２のRAM１３の
４番地のビツト線６，７から論理ゲート８迄の接
続用配線コンタクト、トンネル配線が不要であ
る。すなわち、本発明によれば、配線が短かくな
るだけでなく、互いにクロスする配線がなくな
る。このため製造工程が大幅に簡略化され、素子
としての信頼性も高上する。これは、他の番地に
ついても同様のことが言える。よつてビツト出力
線を小面積で配置することができ、かつ雑音の少
ない装置を実現できる。なお本発明においては、
２つのRAM１２，１３からのデータはゲート回
路８〜１１が動作する時に供給されれば良いので
あるから、２つのRAM１２，１３は共通の制御
系によつて全く並列に動作しても、あるいは別個
の制御系によつて多少の動作タイミングの違いを
もつて動作してもよい。なお制御系を別個に設け
る場合は、RAM１２，１３への制御回路は共に
外部端子への接続の関係上互いに近接して配され
るため、第１図においても２つのRAMへの制御
線には交差部が実際には存在しており、これによ
つて第２図において配線面積が増大することはな
い。また制御信号線はビツト線のように低抵抗で
あることは要求されず、またビツト線のデータ信
号のようにクロストークが問題になることもな
い。
以上の様に、本発明を使用すれば、原図を小さ
く書く事が可能であるから、チツプサイズも小さ
くなり、半導体集積回路の原価低減に効果的であ
る。又、実施例で示す如く一方のRAM出力と他
方のRAM出力とで論理ゲートを構成する場合、
たとえば、一方のRAMのデータを他方のRAM
のデータで修飾する必要がある場合には、本発明
は特に多大なる効果を発揮する。
く書く事が可能であるから、チツプサイズも小さ
くなり、半導体集積回路の原価低減に効果的であ
る。又、実施例で示す如く一方のRAM出力と他
方のRAM出力とで論理ゲートを構成する場合、
たとえば、一方のRAMのデータを他方のRAM
のデータで修飾する必要がある場合には、本発明
は特に多大なる効果を発揮する。
第１図は、従来からあるRAM配置を簡略化し
て書いたブロツク図で、 同図において、１…RAMアドレスデコーダー
回路、２，３，４，５…ワード線、６，７…ビツ
ト線、８，９，１０，１１…第１乃至第４の論理
ゲート、１２，１３…第１、第２のRAM、１
４，１５…コンタクト、１６…拡散層又は、ポリ
シリコン等のトンネル配線、１７…ビツト線から
論理ゲート迄の金属配線、１８，１９…第１の
RAMのRAMセル、２０，２１…第２のRAMの
RAMセル。 第２図は、本発明の実施例のRAM配置を簡単
化して書いたブロツク図で、 同図において、１…RAMアドレスデコーダー
回路、２，３，４，５…ワード線、６，７…ビツ
ト線、８，９，１０，１１…第１乃至第４の論理
ゲート、１２，１３…第１、第２のRAM。
て書いたブロツク図で、 同図において、１…RAMアドレスデコーダー
回路、２，３，４，５…ワード線、６，７…ビツ
ト線、８，９，１０，１１…第１乃至第４の論理
ゲート、１２，１３…第１、第２のRAM、１
４，１５…コンタクト、１６…拡散層又は、ポリ
シリコン等のトンネル配線、１７…ビツト線から
論理ゲート迄の金属配線、１８，１９…第１の
RAMのRAMセル、２０，２１…第２のRAMの
RAMセル。 第２図は、本発明の実施例のRAM配置を簡単
化して書いたブロツク図で、 同図において、１…RAMアドレスデコーダー
回路、２，３，４，５…ワード線、６，７…ビツ
ト線、８，９，１０，１１…第１乃至第４の論理
ゲート、１２，１３…第１、第２のRAM。
Claims (1)
- 【特許請求の範囲】 １ 同一ワード線により、同一番地が選択される
複数のランダム・アクセス・メモリを有する半導
体装置において、前記同一番地のランダム・アク
セス・メモリ・セルを互いに隣り合わせて半導体
基板に配置させたことを特徴とする半導体装置。 ２ 行および列に区分けされた複数の番地をそれ
ぞれ有する複数のランダム・アクセス・メモリを
有し、該複数のランダム・アクセス・メモリは各
１つの行を指定することによつて指定された行の
メモリセルのデータを列単位に読み出し、該複数
のランダム・アクセス・メモリの同一の番地から
読み出されたデータは同一のゲート回路に入力さ
れる半導体装置において、前記複数のランダム・
アクセス・メモリの同一番地のメモリセルが隣接
する列に配置されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049759A JPS57164491A (en) | 1981-04-02 | 1981-04-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049759A JPS57164491A (en) | 1981-04-02 | 1981-04-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164491A JPS57164491A (en) | 1982-10-09 |
| JPH0143398B2 true JPH0143398B2 (ja) | 1989-09-20 |
Family
ID=12840107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56049759A Granted JPS57164491A (en) | 1981-04-02 | 1981-04-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164491A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| JPS567289A (en) * | 1979-06-28 | 1981-01-24 | Nec Corp | Memory circuit |
-
1981
- 1981-04-02 JP JP56049759A patent/JPS57164491A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164491A (en) | 1982-10-09 |
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