JPH0145748B2 - - Google Patents
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- Publication number
- JPH0145748B2 JPH0145748B2 JP56106731A JP10673181A JPH0145748B2 JP H0145748 B2 JPH0145748 B2 JP H0145748B2 JP 56106731 A JP56106731 A JP 56106731A JP 10673181 A JP10673181 A JP 10673181A JP H0145748 B2 JPH0145748 B2 JP H0145748B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- node
- substrate
- oscillation
- substrate bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路（以下ICと記す）
の基板バイアス発生回路に関し、その目的は消費
電力の少ない基板バイアス発生回路を提供する事
にある。
の基板バイアス発生回路に関し、その目的は消費
電力の少ない基板バイアス発生回路を提供する事
にある。
ICにおいて基板バイアス発生回路が使われて
いるのは、ＮチヤネルMOSIC、中でもスタデイ
ツク形およびダイナミツク形ランダムアクセスメ
モリ（RAM）に多い。これはＮチヤネルMOSが
エンハンスメント形になりにくい事、RAMに高
速化の要求が強い事、実装密度を上げる為にIC
の端子数を減らし、更には、電源の数を減らして
システム設計を容易にしたい事などが原因となつ
ている。ＮチヤネルMOSICの基板バイアスの与
え方を歴史的に省ると、ＮチヤネルMOSICが実
用化された当初は基板は接地線と同電位であつ
た。しかし、これでエンハンスメント形で動作す
るMOSFETを作ろうとすると、基板の不純物濃
度を上げなければならず、内部のＮ形拡散層とＰ
形基板の接合容量が大きく、動作速度が上らなか
つた。
いるのは、ＮチヤネルMOSIC、中でもスタデイ
ツク形およびダイナミツク形ランダムアクセスメ
モリ（RAM）に多い。これはＮチヤネルMOSが
エンハンスメント形になりにくい事、RAMに高
速化の要求が強い事、実装密度を上げる為にIC
の端子数を減らし、更には、電源の数を減らして
システム設計を容易にしたい事などが原因となつ
ている。ＮチヤネルMOSICの基板バイアスの与
え方を歴史的に省ると、ＮチヤネルMOSICが実
用化された当初は基板は接地線と同電位であつ
た。しかし、これでエンハンスメント形で動作す
るMOSFETを作ろうとすると、基板の不純物濃
度を上げなければならず、内部のＮ形拡散層とＰ
形基板の接合容量が大きく、動作速度が上らなか
つた。
この為、次には高速化すべく、基板の不純物濃
度を下げて、基板にマイナスのバイアスを外部か
ら別電源によつて与えてエンハンスメント形で動
作させるようになつた。
度を下げて、基板にマイナスのバイアスを外部か
ら別電源によつて与えてエンハンスメント形で動
作させるようになつた。
この方法は高速化のメリツトがある一方で、端
子数および電源数が増えるというデメリツトもあ
る。これを解決すべく考案されたのが、第１図、
第２図および第３図に示す基板バイアス発生回路
である。第１図はＮチヤンネルMOSICの基板バ
イアス発生回路のポンプに相当する部分であり、
第２図はＰチヤンネルMOSICの基板バイアス発
生回路のポンプに相当する部分である。図中にお
いて、１０１，２０１は基板、１０２，２０２は
節点、１０３，２０３は電源線、１１０，２１０
はダイオード、１２０，２２０は静電容量、１３
０，２３０はMOSFET、１３１，２３１はドレ
イン、１３２，２３２はゲート、１３３，２３３
はソースを各々示している。そして静電容量１２
０，２２０の一方の端子１０４，２０４に第３図
の出力３０３が接続されて、一組の基板バイアス
発生回路が形成される。第３図は発振回路であ
り、３０１はインバータの入力、３０２は同出
力、３１０はインバータ、３２０はバツフア、３
３０は抵抗成分、３４０，３５０は容量成分を
各々示している。第１図をもとに説明すると、基
板バイアス発生回路は第３図の発振回路の出力す
る交流信号に基づき基板１０１に発生した多数キ
ヤリアをポンプの如く汲み上げて接地線１０３に
流し出し、基板にマイナスのバイアスをかけよう
とするものである。
子数および電源数が増えるというデメリツトもあ
る。これを解決すべく考案されたのが、第１図、
第２図および第３図に示す基板バイアス発生回路
である。第１図はＮチヤンネルMOSICの基板バ
イアス発生回路のポンプに相当する部分であり、
第２図はＰチヤンネルMOSICの基板バイアス発
生回路のポンプに相当する部分である。図中にお
いて、１０１，２０１は基板、１０２，２０２は
節点、１０３，２０３は電源線、１１０，２１０
はダイオード、１２０，２２０は静電容量、１３
０，２３０はMOSFET、１３１，２３１はドレ
イン、１３２，２３２はゲート、１３３，２３３
はソースを各々示している。そして静電容量１２
０，２２０の一方の端子１０４，２０４に第３図
の出力３０３が接続されて、一組の基板バイアス
発生回路が形成される。第３図は発振回路であ
り、３０１はインバータの入力、３０２は同出
力、３１０はインバータ、３２０はバツフア、３
３０は抵抗成分、３４０，３５０は容量成分を
各々示している。第１図をもとに説明すると、基
板バイアス発生回路は第３図の発振回路の出力す
る交流信号に基づき基板１０１に発生した多数キ
ヤリアをポンプの如く汲み上げて接地線１０３に
流し出し、基板にマイナスのバイアスをかけよう
とするものである。
従つてIC内部に発振回路を必要とし、この発
振回路による電力の消費を伴うことになる。しか
もIC全体が動作状態の時も待機状態の時も一定
の電力を消費する。
振回路による電力の消費を伴うことになる。しか
もIC全体が動作状態の時も待機状態の時も一定
の電力を消費する。
本発明は、かかる欠点を是正しようとするもの
であり、半導体集積回路のトランジスタが形成さ
れる基板と第１の節点の間に形成される第１の電
流経路と、前記第１の節点と電源線の間に形成さ
れる第２の電流経路と、発振手段と、該発振手段
の出力端である第２の節点と前記第１の節点の間
に接続され前記発振手段の出力信号に応じて充放
電される容量成分とを具備してなる基板バイアス
発生回路に於いて、前記発振手段は、前記半導体
集積回路の動作状態又は待機状態を示す制御信号
に基づき、前記動作状態の時に第１の周波数で発
振し、前記待機状態の時に前記第１の周波数より
低い第２の周波数で発振するように発振周波数を
切換える手段を有することを特徴とする。以下実
施例について説明する。
であり、半導体集積回路のトランジスタが形成さ
れる基板と第１の節点の間に形成される第１の電
流経路と、前記第１の節点と電源線の間に形成さ
れる第２の電流経路と、発振手段と、該発振手段
の出力端である第２の節点と前記第１の節点の間
に接続され前記発振手段の出力信号に応じて充放
電される容量成分とを具備してなる基板バイアス
発生回路に於いて、前記発振手段は、前記半導体
集積回路の動作状態又は待機状態を示す制御信号
に基づき、前記動作状態の時に第１の周波数で発
振し、前記待機状態の時に前記第１の周波数より
低い第２の周波数で発振するように発振周波数を
切換える手段を有することを特徴とする。以下実
施例について説明する。
第４図は本発明の一実施例であり、前述の発振
回路に相当する。この例ではMOSFET４３１及
び４３２が抵抗の役割を果している。４０４は
ICの外部又は内部から与えられる制御信号であ
る。たとえば、RAMの動作状態の時“１”、待
機状態の時“０”であるとすると、動作状態では
MOSFET４３２が導通状態、４３１は非導通状
態、待機状態ではその逆となり、４３１の導通抵
抗を４３２のそれより大きく設計すれば抵抗値が
変り、発振周波数が下がるため、待機状態では電
力の消費を減らすことができる。すなわち本発明
の基板バイアス発生回路はICの待機状態のとき
に発振回路の発振周波数を決定する抵抗値等の定
数を変更して、発振周波数を下げ、それにより消
費電力を低減するものである。待機状態ではIC
の極く一部しか動作しない為、基板と逆バイアス
された拡散層の充放電々流も、MOSFETが飽和
領域で動作する時に基板に流れ出す電流も極めて
少なくなるため発振周波数を落して基板から汲み
上げる多数キヤリアの量即わち電流を少なくして
も機能上差しつかえない。また待機状態ではIC
の他の部分での消費電力が少くなるため、発振回
路で消費する電力を減らす事が全体の消費電力の
減少に大きく貢献する。
回路に相当する。この例ではMOSFET４３１及
び４３２が抵抗の役割を果している。４０４は
ICの外部又は内部から与えられる制御信号であ
る。たとえば、RAMの動作状態の時“１”、待
機状態の時“０”であるとすると、動作状態では
MOSFET４３２が導通状態、４３１は非導通状
態、待機状態ではその逆となり、４３１の導通抵
抗を４３２のそれより大きく設計すれば抵抗値が
変り、発振周波数が下がるため、待機状態では電
力の消費を減らすことができる。すなわち本発明
の基板バイアス発生回路はICの待機状態のとき
に発振回路の発振周波数を決定する抵抗値等の定
数を変更して、発振周波数を下げ、それにより消
費電力を低減するものである。待機状態ではIC
の極く一部しか動作しない為、基板と逆バイアス
された拡散層の充放電々流も、MOSFETが飽和
領域で動作する時に基板に流れ出す電流も極めて
少なくなるため発振周波数を落して基板から汲み
上げる多数キヤリアの量即わち電流を少なくして
も機能上差しつかえない。また待機状態ではIC
の他の部分での消費電力が少くなるため、発振回
路で消費する電力を減らす事が全体の消費電力の
減少に大きく貢献する。
第５図は本発明の別の実施例である。抵抗成分
の部分が、スイツチの役目を果すMOSFETと抵
抗に分割されている。抵抗値を上げて特に低い周
波数を得たい場合に有効である。抵抗としてはポ
リシリコンその他高抵抗値が得られるものなら何
でも良い。
の部分が、スイツチの役目を果すMOSFETと抵
抗に分割されている。抵抗値を上げて特に低い周
波数を得たい場合に有効である。抵抗としてはポ
リシリコンその他高抵抗値が得られるものなら何
でも良い。
本発明は、動作状態と待機状態の区分があるも
ので、待機状態で特に低消費電力を要求されIC
一般に有効である。
ので、待機状態で特に低消費電力を要求されIC
一般に有効である。
第１図はＮチヤネルMOSICの基板バイアス発
生回路でポンプに相当する部分、１０１は基板、
１０２は節点、１０３は電源線（接地線）、１１
０はダイオード、１２０は静電容量、１３０は
MOSFET、１３１はドレイン、１３２はゲー
ト、１３３はソース。 第２図はＰチヤネルMOSICの基板バイアス発
生回路でポンプに相当する部分、２０１は基板、
２０２は節点、２０３は電源線、２１０はダイオ
ード、２２０は静電容量、２３０はMOSFET、
２３１はドレイン、２３２はゲート、２３３はソ
ース。 第３図は従来の発振回路、３０１はインバータ
の入力、３０２は同出力、３０３は発振回路の出
力、３１０はインバータ、３２０はバツフア、３
３０は抵抗成分、３４０，３５０は容量成分。 第４図は本発明の第１の実施例、４０１はイン
バータの入力、４０２は同出力、４０３は発振回
路の出力、４０４は制御信号、４１０はインバー
タ、４２０はバツフア、４３１，４３２は
MOSFET。 第５図は本発明の第２の実施例、５０１はイン
バータの入力、５０２は同出力、５０３は発振回
路の出力、５０４は制御信号、５１０はインバー
タ、５２０はバツフア、５３１，５３２は
MOSFET、５３３，５３４は抵抗。
生回路でポンプに相当する部分、１０１は基板、
１０２は節点、１０３は電源線（接地線）、１１
０はダイオード、１２０は静電容量、１３０は
MOSFET、１３１はドレイン、１３２はゲー
ト、１３３はソース。 第２図はＰチヤネルMOSICの基板バイアス発
生回路でポンプに相当する部分、２０１は基板、
２０２は節点、２０３は電源線、２１０はダイオ
ード、２２０は静電容量、２３０はMOSFET、
２３１はドレイン、２３２はゲート、２３３はソ
ース。 第３図は従来の発振回路、３０１はインバータ
の入力、３０２は同出力、３０３は発振回路の出
力、３１０はインバータ、３２０はバツフア、３
３０は抵抗成分、３４０，３５０は容量成分。 第４図は本発明の第１の実施例、４０１はイン
バータの入力、４０２は同出力、４０３は発振回
路の出力、４０４は制御信号、４１０はインバー
タ、４２０はバツフア、４３１，４３２は
MOSFET。 第５図は本発明の第２の実施例、５０１はイン
バータの入力、５０２は同出力、５０３は発振回
路の出力、５０４は制御信号、５１０はインバー
タ、５２０はバツフア、５３１，５３２は
MOSFET、５３３，５３４は抵抗。
Claims (1)
- １ 半導体集積回路のトランジスタが形成される
基板と第１の節点の間に形成される第１の電流経
路と、前記第１の節点と電源線の間に形成される
第２の電流経路と、発振手段と、該発振手段の出
力端である第２の節点と前記第１の節点の間に接
続され前記発振手段の出力信号に応じて充放電さ
れる容量成分とを具備してなる基板バイアス発生
回路に於いて、前記発振手段は、前記半導体集積
回路の動作状態又は待機状態を示す制御信号に基
づき、前記動作状態の時に第１の周波数で発振
し、前記待機状態の時に前記第１の周波数より低
い第２の周波数で発振するように発振周波数を切
換える手段を有することを特徴とする基板バイア
ス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106731A JPS589352A (ja) | 1981-07-08 | 1981-07-08 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106731A JPS589352A (ja) | 1981-07-08 | 1981-07-08 | 基板バイアス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589352A JPS589352A (ja) | 1983-01-19 |
| JPH0145748B2 true JPH0145748B2 (ja) | 1989-10-04 |
Family
ID=14441073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106731A Granted JPS589352A (ja) | 1981-07-08 | 1981-07-08 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589352A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274265A (ja) * | 2000-03-28 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6033314B2 (ja) * | 1979-11-22 | 1985-08-02 | 富士通株式会社 | 基板バイアス電圧発生回路 |
-
1981
- 1981-07-08 JP JP56106731A patent/JPS589352A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589352A (ja) | 1983-01-19 |
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