JPH0146072B2 - - Google Patents
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- Publication number
- JPH0146072B2 JPH0146072B2 JP57157900A JP15790082A JPH0146072B2 JP H0146072 B2 JPH0146072 B2 JP H0146072B2 JP 57157900 A JP57157900 A JP 57157900A JP 15790082 A JP15790082 A JP 15790082A JP H0146072 B2 JPH0146072 B2 JP H0146072B2
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- JP
- Japan
- Prior art keywords
- ram
- address
- user
- pattern
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000010586 diagram Methods 0.000 description 4
- 101000741289 Homo sapiens Calreticulin-3 Proteins 0.000 description 3
- 101000969621 Homo sapiens Monocarboxylate transporter 12 Proteins 0.000 description 3
- 102100021444 Monocarboxylate transporter 12 Human genes 0.000 description 3
- 230000006870 function Effects 0.000 description 2
Landscapes
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
この発明は、ユーザが所望する任意のパターン
たとえばキヤラクタをユーザ定義RAMへ書き込
む場合の書込装置の改良に関する。
たとえばキヤラクタをユーザ定義RAMへ書き込
む場合の書込装置の改良に関する。
第１図に示すように、小型の電子計算機（いわ
ゆるパーソナルコンピユータ）のキーボード１を
操作すると、CRT２に文字、数字等のキヤラク
タが表示される。CRT２の画面上に文字等を表
示しておくには、CRT画面をたえず走査し、画
面をリフレツシユしておく必要がある。このため
ビデオRAM３（以下、Ｖ−RAMという）に表
示するデータを記憶しておき、この内容に基づき
画面をリフレツシユしている。Ｖ−RAM３に
は、CPU４を介してデータが書き込まれるが、
書き込まれるデータはアスキーコードが用いられ
ているので、そのままでは文字等として表示する
ことができない。キヤラクタROM５ａ（以下、
Ｃ−ROMという）で文字コードを文字パターン
に変換し、制御回路６等を介して映像信号を作成
し、CRT２へ出力する。いま、Ｃ−ROM５ａを
容量2Kバイトのものとすると、このＣ−ROM５
ａのアドレスのうち上位８ビツトは前記Ｖ−
RAM３から与えられ、下位３ビツトはCRTコン
トローラ７からラスターアドレスRA２〜RA０
として与えられる。前記上位８ビツトは画面表示
に際し、キヤラクタ単位のアドレスを指定し、下
位３ビツトは１キヤラクタ（８×８ドツト構成）
内のラスター（１行）のアドレスを指定する。
ゆるパーソナルコンピユータ）のキーボード１を
操作すると、CRT２に文字、数字等のキヤラク
タが表示される。CRT２の画面上に文字等を表
示しておくには、CRT画面をたえず走査し、画
面をリフレツシユしておく必要がある。このため
ビデオRAM３（以下、Ｖ−RAMという）に表
示するデータを記憶しておき、この内容に基づき
画面をリフレツシユしている。Ｖ−RAM３に
は、CPU４を介してデータが書き込まれるが、
書き込まれるデータはアスキーコードが用いられ
ているので、そのままでは文字等として表示する
ことができない。キヤラクタROM５ａ（以下、
Ｃ−ROMという）で文字コードを文字パターン
に変換し、制御回路６等を介して映像信号を作成
し、CRT２へ出力する。いま、Ｃ−ROM５ａを
容量2Kバイトのものとすると、このＣ−ROM５
ａのアドレスのうち上位８ビツトは前記Ｖ−
RAM３から与えられ、下位３ビツトはCRTコン
トローラ７からラスターアドレスRA２〜RA０
として与えられる。前記上位８ビツトは画面表示
に際し、キヤラクタ単位のアドレスを指定し、下
位３ビツトは１キヤラクタ（８×８ドツト構成）
内のラスター（１行）のアドレスを指定する。
Ｃ−ROM５ａには、予め、文字、数字、所定
の記号等の汎用されるキヤラクタパターンが書き
込まれており、アドレス指定により特定のキヤラ
クタパターンのみが出力される。他方、このＣ−
ROM５ａとは並列に、ユーザ自身が定義する特
有のキヤラクターパターンを書き込むためのユー
ザ定義RAM５ｂ（以下、キヤラクタRAMと称
し、Ｃ−RAMという）が準備されている。ユー
ザが自分の定義した任意のキヤラクタをCRT２
に表示させるには、予めそのキヤラクタパターン
をＣ−RAM５ｂに書き込んでおかねばならな
い。本発明はこの書き込み装置に関する。
の記号等の汎用されるキヤラクタパターンが書き
込まれており、アドレス指定により特定のキヤラ
クタパターンのみが出力される。他方、このＣ−
ROM５ａとは並列に、ユーザ自身が定義する特
有のキヤラクターパターンを書き込むためのユー
ザ定義RAM５ｂ（以下、キヤラクタRAMと称
し、Ｃ−RAMという）が準備されている。ユー
ザが自分の定義した任意のキヤラクタをCRT２
に表示させるには、予めそのキヤラクタパターン
をＣ−RAM５ｂに書き込んでおかねばならな
い。本発明はこの書き込み装置に関する。
従来の装置は、第１図に示すように、Ｃ−
RAM５ｂにアクセスするのに、Ｃ−RAM５ｂ
のアドレス指定をCPU４とＶ−RAM３のどちら
で行なわせるかを切換えるマルチプレクサ８を介
して、CPU４から直接このＣ−RAM５ｂにアド
レス指定を行なうようにしていた。しかし、
CPU４よりＣ−RAM５ｂに直接アクセスを行な
うと、CPU４のＩ／Ｏマツプ上（Ｉ／Ｏマツプ
は、通常、CPU領域に内蔵されるメモリが用い
られる）に当該Ｃ−RAM５ｂのメモリ容量を振
り分けなければならず制御が複雑化するととも
に、アドレスラインの切換回路系も煩雑化する問
題があつた。
RAM５ｂにアクセスするのに、Ｃ−RAM５ｂ
のアドレス指定をCPU４とＶ−RAM３のどちら
で行なわせるかを切換えるマルチプレクサ８を介
して、CPU４から直接このＣ−RAM５ｂにアド
レス指定を行なうようにしていた。しかし、
CPU４よりＣ−RAM５ｂに直接アクセスを行な
うと、CPU４のＩ／Ｏマツプ上（Ｉ／Ｏマツプ
は、通常、CPU領域に内蔵されるメモリが用い
られる）に当該Ｃ−RAM５ｂのメモリ容量を振
り分けなければならず制御が複雑化するととも
に、アドレスラインの切換回路系も煩雑化する問
題があつた。
そこで、本発明は上記問題点に鑑みなされたも
ので、ユーザ定義RAM（Ｃ−RAM）へユーザが
所望するパターンを書き込むに際し、Ｃ−RAM
のアドレス指定を直接CPUによつて行なわなく
ともアドレス指定が可能なようにＣ−RAMのア
ドレス指定を改良したユーザ定義RAMへのパタ
ーン書込装置を提供することを目的とする。
ので、ユーザ定義RAM（Ｃ−RAM）へユーザが
所望するパターンを書き込むに際し、Ｃ−RAM
のアドレス指定を直接CPUによつて行なわなく
ともアドレス指定が可能なようにＣ−RAMのア
ドレス指定を改良したユーザ定義RAMへのパタ
ーン書込装置を提供することを目的とする。
すなわち、本発明はユーザの定義するパターン
をキヤラクタコードを書き込むＶ−RAMの不使
用領域を介してＣ−RAMに書き込むようにした
こと、つまりＶ−RAMの不使用領域に予め書き
込んだＣ−RAMのアドレスを所定周期毎にＶ−
RAMから出力させてCPUから送られてくるパタ
ーンデータをラスター順次にＣ−RAMに書き込
むようにしたことを基本的な特徴としている。
をキヤラクタコードを書き込むＶ−RAMの不使
用領域を介してＣ−RAMに書き込むようにした
こと、つまりＶ−RAMの不使用領域に予め書き
込んだＣ−RAMのアドレスを所定周期毎にＶ−
RAMから出力させてCPUから送られてくるパタ
ーンデータをラスター順次にＣ−RAMに書き込
むようにしたことを基本的な特徴としている。
以下、実施例によつて説明する。
まずこの発明の着想の背景をなすＶ−RAM３
（第１図）について第２図を参照して説明する。
第２図は、画面に表示する表示文字数とＶ−
RAM３のメモリアドレスとの関係を示してい
る。Ｖ−RAM３は容量が2Kバイト（０番号〜
2047番地）で、CRT２上に表示する文字数は
2000（80桁×25行）である。画面を表示するのに
使用するアドレスは０〜1999であり、2000番地か
ら2047番地までは表示に全く関与しない不使用領
域である。そして、Ｖ−RAM３のアドレス指定
は、CRTコントローラ７からマルチプレクサ９
を介して第２図に示す順序で実行される。
（第１図）について第２図を参照して説明する。
第２図は、画面に表示する表示文字数とＶ−
RAM３のメモリアドレスとの関係を示してい
る。Ｖ−RAM３は容量が2Kバイト（０番号〜
2047番地）で、CRT２上に表示する文字数は
2000（80桁×25行）である。画面を表示するのに
使用するアドレスは０〜1999であり、2000番地か
ら2047番地までは表示に全く関与しない不使用領
域である。そして、Ｖ−RAM３のアドレス指定
は、CRTコントローラ７からマルチプレクサ９
を介して第２図に示す順序で実行される。
そこで、この2000〜2047番地に予めＣ−RAM
５ｂのアドレスを書き込んでおくと、CPU４よ
り直接にアドレス指定させる必要がなくなるとい
うものである。
５ｂのアドレスを書き込んでおくと、CPU４よ
り直接にアドレス指定させる必要がなくなるとい
うものである。
この着想に基づく回路構成を第３図に示す。第
１図の回路と比較してわかるように、マルチプレ
クサ８とCPU４からマルチプレクサ８へ至るア
ドレスバス１０ｂが省略されている。
１図の回路と比較してわかるように、マルチプレ
クサ８とCPU４からマルチプレクサ８へ至るア
ドレスバス１０ｂが省略されている。
ユーザが定義したキヤラクタパターン（８×８
ドツト）をＣ−RAM５ｂに書き込むには、まず
ユーザが当該キヤラクタパターンのコードを決め
る。
ドツト）をＣ−RAM５ｂに書き込むには、まず
ユーザが当該キヤラクタパターンのコードを決め
る。
次に、CPU４からアドレスバス１０ａ、マル
チプレクサ９を介してＶ−RAM３の2000〜2047
番地を指定するとともに、同じくCPU４からデ
ータバス１１、バスバツフア１２を介し書き込み
データとして前記コードデータを送る。Ｖ−
RAM３の2000〜2047番地のすべてにユーザ定義
のキヤラクタコードすなわちＣ−RAM５ｂのア
ドレスが書き込まれる。
チプレクサ９を介してＶ−RAM３の2000〜2047
番地を指定するとともに、同じくCPU４からデ
ータバス１１、バスバツフア１２を介し書き込み
データとして前記コードデータを送る。Ｖ−
RAM３の2000〜2047番地のすべてにユーザ定義
のキヤラクタコードすなわちＣ−RAM５ｂのア
ドレスが書き込まれる。
CRTコントローラ７は、CRT２にキヤラクタ
等を表示するためカウンタ等に基づいて規則正し
く作動している。このCRTコントローラ７がア
ドレスバス１０ｃ、マルチプレクサ９を介してＶ
−RAM３に12ビツトのアドレスMA０〜MA１
１を与える。
等を表示するためカウンタ等に基づいて規則正し
く作動している。このCRTコントローラ７がア
ドレスバス１０ｃ、マルチプレクサ９を介してＶ
−RAM３に12ビツトのアドレスMA０〜MA１
１を与える。
アドレスMA０〜MA１１は、第２図に示す如
く規則正しく変化する。
く規則正しく変化する。
いま、画面が垂直帰線期間に入ると、CRTコ
ントローラ７はＶ−RAM３の2000番地をアドレ
スする。1H（１水平走査周期）のはじめの期間で
2000番地から2047番地までをアドレスする。画面
表示の１ドツトクロツクは約69nsで１キヤラクタ
は８×８ドツトなので、アドレス2000〜2047を走
査する時間は約26.5μs（69ns×８×48）である。
タイミングチヤートを第４図に示す。
ントローラ７はＶ−RAM３の2000番地をアドレ
スする。1H（１水平走査周期）のはじめの期間で
2000番地から2047番地までをアドレスする。画面
表示の１ドツトクロツクは約69nsで１キヤラクタ
は８×８ドツトなので、アドレス2000〜2047を走
査する時間は約26.5μs（69ns×８×48）である。
タイミングチヤートを第４図に示す。
Ｖ−DISP信号は垂直同期信号に基づくもので、
垂直帰線期間に入つたことを示す。このＶ−
DISP信号がCPU４によつて検知されると、CPU
４はＣ−RAM５ｂのチツプネーブルを所定期
間だけ“LOW”にする。Ｃ−RAM５ｂはデー
タの書き込みが可能となる。
垂直帰線期間に入つたことを示す。このＶ−
DISP信号がCPU４によつて検知されると、CPU
４はＣ−RAM５ｂのチツプネーブルを所定期
間だけ“LOW”にする。Ｃ−RAM５ｂはデー
タの書き込みが可能となる。
他方、前記Ｖ−DISP信号の立下りに同期して、
Ｃ−RAM５ｂのアドレス下位３ビツトを与える
ラスターアドレスRA０〜RA２がＣ−RAM５ｂ
に入力される。垂直帰線期間に入つた最初の1H
（そのうちの26.5μs以内）で、Ｖ−RAM３の2000
〜2047番地からひき続いて出力される同一のアド
レスデータ（Ｃ−RAM５ｂのアドレス上位８ビ
ツト）と前記ラスターアドレス「000」で、キヤ
ラクタパターンのラスター０（８ドツト分＝８ビ
ツト＝１バイト）がＣ−RAM５ｂに書き込まれ
る。ラスター０の１バイトのデータはCPU４か
らデータバス１１、バスバツフア１３を介しＣ−
RAM・信号に同期して送られる。
Ｃ−RAM５ｂのアドレス下位３ビツトを与える
ラスターアドレスRA０〜RA２がＣ−RAM５ｂ
に入力される。垂直帰線期間に入つた最初の1H
（そのうちの26.5μs以内）で、Ｖ−RAM３の2000
〜2047番地からひき続いて出力される同一のアド
レスデータ（Ｃ−RAM５ｂのアドレス上位８ビ
ツト）と前記ラスターアドレス「000」で、キヤ
ラクタパターンのラスター０（８ドツト分＝８ビ
ツト＝１バイト）がＣ−RAM５ｂに書き込まれ
る。ラスター０の１バイトのデータはCPU４か
らデータバス１１、バスバツフア１３を介しＣ−
RAM・信号に同期して送られる。
最初の信号はＶ−DISP信号が“LOW”に
なつたことに基づいて作成される。続く７コの
CE信号は最初の信号から63μsすなわち１水平
走査周期間隔で作成される。これはソフトウエア
処理によつて、たとえば小さな命令を組み合わせ
て処理時間が63μsになるようにタイミングを図つ
て作ることができる。垂直帰線期間に入つて第
2H目では、Ｖ−RAM３の2000〜2047番地が再び
スキヤンされ、同一のデータすなわち先と同じＣ
−RAM５ｂのキヤラクタアドレスが出力される
とともにラスターアドレスが「001」となつてい
るので、キヤラクタパターンのラスター１が書き
込まれる。もちろん、このキヤラクタパターンデ
ータ（１バイト）は第２番目の信号に同期し
てCPU４から送られる。
なつたことに基づいて作成される。続く７コの
CE信号は最初の信号から63μsすなわち１水平
走査周期間隔で作成される。これはソフトウエア
処理によつて、たとえば小さな命令を組み合わせ
て処理時間が63μsになるようにタイミングを図つ
て作ることができる。垂直帰線期間に入つて第
2H目では、Ｖ−RAM３の2000〜2047番地が再び
スキヤンされ、同一のデータすなわち先と同じＣ
−RAM５ｂのキヤラクタアドレスが出力される
とともにラスターアドレスが「001」となつてい
るので、キヤラクタパターンのラスター１が書き
込まれる。もちろん、このキヤラクタパターンデ
ータ（１バイト）は第２番目の信号に同期し
てCPU４から送られる。
引き続く第3H目、第4H目、……も全く同様に
してそれぞれラスター２、ラスター３が書き込ま
れ、第8H目（ラスターアドレス「111」）でラス
ター７が書き込まれるとキヤラクタパターン（８
×８）のＣ−RAM５ｂへの書き込みが完了す
る。
してそれぞれラスター２、ラスター３が書き込ま
れ、第8H目（ラスターアドレス「111」）でラス
ター７が書き込まれるとキヤラクタパターン（８
×８）のＣ−RAM５ｂへの書き込みが完了す
る。
なお、CPU４から信号に同期して送信する
ラスターデータは、予めプログラムとして組上げ
ておいてキーボード１の入力部からプログラムの
実行に従つて送るようにしてもよいし、あるいは
直接キーボード１を操作して入力データとして作
成しておいてもよい。いずれにしても、CPU４
の判断により所定のタイミングでＣ−RAM５ｂ
に送信される。
ラスターデータは、予めプログラムとして組上げ
ておいてキーボード１の入力部からプログラムの
実行に従つて送るようにしてもよいし、あるいは
直接キーボード１を操作して入力データとして作
成しておいてもよい。いずれにしても、CPU４
の判断により所定のタイミングでＣ−RAM５ｂ
に送信される。
また、上記実施例では、画面表示には関係しな
いＶ−RAM３の2000〜2047番地のすべてを用い
たが、特にすべてを用いる必要はなく、48番地分
の1/2でも1/4でもよい。最小では１つの番地だけ
でも（ラツチ等の付加的な制御が通常は必要であ
るが）同じことがなしうる。しかし、実施例のよ
うにすべての番地を用いるとタイミングとしての
余裕が生じるので好ましい。なお、第３図で
CRTコントローラ７はアドレススキヤンの機能
のみを示しているが、公知のCRTコントローラ
と同様、スキヤンアドレス、ラスタアドレス発生
以外に画面表示の基本となるたとえばＨシンク、
Ｖシンクの信号をも作成するものである。また、
並列に接続されるＣ−ROM５ａ、Ｃ−RAM５
ｂの切り換えはＶ−RAM３自身がおこなつてい
る。
いＶ−RAM３の2000〜2047番地のすべてを用い
たが、特にすべてを用いる必要はなく、48番地分
の1/2でも1/4でもよい。最小では１つの番地だけ
でも（ラツチ等の付加的な制御が通常は必要であ
るが）同じことがなしうる。しかし、実施例のよ
うにすべての番地を用いるとタイミングとしての
余裕が生じるので好ましい。なお、第３図で
CRTコントローラ７はアドレススキヤンの機能
のみを示しているが、公知のCRTコントローラ
と同様、スキヤンアドレス、ラスタアドレス発生
以外に画面表示の基本となるたとえばＨシンク、
Ｖシンクの信号をも作成するものである。また、
並列に接続されるＣ−ROM５ａ、Ｃ−RAM５
ｂの切り換えはＶ−RAM３自身がおこなつてい
る。
以上のように、この発明はキヤラクタRAMの
アドレス指定をCPUで行なわずにビデオRAMの
画面表示には関与しない記憶領域を活用するよう
にしたので、CPUのＩ／Ｏマツプ上にキヤラク
タRAMのメモリ容量を振り分けなくてよくした
がつてCPU領域のメモリを他の機能に使用でき
ることとなり、CPUとビデオRAMの切換を行な
うマルチプレクサを省略できアドレス系回路を簡
単化できる効果が達成される。
アドレス指定をCPUで行なわずにビデオRAMの
画面表示には関与しない記憶領域を活用するよう
にしたので、CPUのＩ／Ｏマツプ上にキヤラク
タRAMのメモリ容量を振り分けなくてよくした
がつてCPU領域のメモリを他の機能に使用でき
ることとなり、CPUとビデオRAMの切換を行な
うマルチプレクサを省略できアドレス系回路を簡
単化できる効果が達成される。
第１図は従来の装置の回路構成図、第２図は画
面に表示する表示文字数とＶ−RAMのメモリア
ドレスとの関係の説明図、第３図は実施例の装置
の回路構成図、第４図はＣ−RAMの書き込みタ
イミングを示す図である。 ２……CRT、３……ビデオRAM、４……
CPU、５ｂ……ユーザ定義RAMとしてのキヤラ
クタRAM。
面に表示する表示文字数とＶ−RAMのメモリア
ドレスとの関係の説明図、第３図は実施例の装置
の回路構成図、第４図はＣ−RAMの書き込みタ
イミングを示す図である。 ２……CRT、３……ビデオRAM、４……
CPU、５ｂ……ユーザ定義RAMとしてのキヤラ
クタRAM。
Claims (1)
- 【特許請求の範囲】 １ ユーザが所望する任意のパターンが書き込ま
れるユーザ定義RAMと、このユーザ定義RAM
に書き込まれるパターンのコードが不使用領域に
書き込まれるビデオRAMと、上記パターンのパ
ターンデータをユーザ定義RAMに出力するとと
もに、上記パターンのコードをビデオRAMの不
使用領域に書き込み、上記ユーザ定義RAMのア
ドレスを所定周期毎に上記ビデオRAMから出力
させて上記パターンデータをラスタ順次に上記ユ
ーザ定義RAMに書き込むCPUとを備えたことを
特徴とするユーザ定義RAMへのパターン書込装
置。 ２ 前記ビデオRAMの不使用領域は、ビデオ信
号の垂直帰線期間に対応する少なくとも一つの番
地の記憶領域である特許請求の範囲第１項記載の
ユーザ定義RAMへのパターン書込装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157900A JPS5946681A (ja) | 1982-09-09 | 1982-09-09 | ユ−ザ定義ｒａｍへのパタ−ン書込装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157900A JPS5946681A (ja) | 1982-09-09 | 1982-09-09 | ユ−ザ定義ｒａｍへのパタ−ン書込装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5946681A JPS5946681A (ja) | 1984-03-16 |
| JPH0146072B2 true JPH0146072B2 (ja) | 1989-10-05 |
Family
ID=15659875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157900A Granted JPS5946681A (ja) | 1982-09-09 | 1982-09-09 | ユ−ザ定義ｒａｍへのパタ−ン書込装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946681A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117184A (ja) * | 1984-07-03 | 1986-01-25 | シャープ株式会社 | Ｃｒｔデイスプレイのキヤラクタゼネレ−タア |
| JPS6120982A (ja) * | 1984-07-09 | 1986-01-29 | シャープ株式会社 | Ｃｒｔデイスプレイのキヤラクタゼネレ−タアクセス方式 |
| JPH0256596A (ja) * | 1988-08-22 | 1990-02-26 | Pfu Ltd | 文字表示装置 |
-
1982
- 1982-09-09 JP JP57157900A patent/JPS5946681A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5946681A (ja) | 1984-03-16 |
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