JPH0146951B2 - - Google Patents

Description

請求の範囲 １ 動的半導体記憶装置回路の記憶セル内にデー
タを書き込むデータ書込み方法において、(イ)任意
のセンス増幅器ラツチ信号の後に、前記記憶セル
に関連するデイジツト線を、前記記憶セルにデー
タを書き込むための外部の指令に応答して、前記
動的半導体記憶装置回路の供給電圧より低い少な
くとも第１の電圧に駆動し、(ロ)前記デイジツト線
が少なくとも前記第１電圧に駆動された後に、プ
ルアツプ回路を起動させて前記デイジツト線の電
圧をほぼ前記供給電圧まで高め、(ハ)前記デイジツ
ト線を前記記憶セルに結合し、この記憶セルをほ
ぼ前記供給電圧まで充電することから成るデータ
書込み方法。

２ 前記デイジツト線を少なくとも前記第１の電
圧に駆動するに当たり、入出力線を少なくとも前
記第１の電圧に駆動し、この入出力線を前記デイ
ジツト線に接続する請求の範囲第１項記載のデー
タ書込み方法。

３ プルアツプ回路を起動させるに当たり、(イ)第
１の信号に応答して第１の接続点を前もつて選定
した電圧まで充電し、(ロ)前記デイジツト線が所定
の電圧より低いときに、前記第１の信号に続く第
２の信号に応答して前記第１の接続点を低電圧状
態に放電し、(ハ)この第１の接続点の電圧がほぼ前
記の前もつて選定した電圧に等しいときに、前記
第２の信号に続く第３の信号に応答して起動させ
られるトランジスタを経て前記デイジツト線をほ
ぼ前記供給電圧まで充電する請求の範囲第１項記
載のデータ書込み方法。

４ 記憶コンデンサが、アクセス・トランジスタ
を経てデイジツト線に接続自在であり、入出力線
が、列選択トランジスタを経てハーフ・デイジツ
ト線に接続自在であり、公称５ボルトの供給電圧
を持つ動的半導体記憶装置回路において、記憶セ
ルの記憶コンデンサを全供給電圧まで充電する充
電方法において、(イ)任意のセンス増幅器ラツチ信
号の後に、外部から供給される書込み指令に応答
して入出力線を少なくとも2.0ボルトに駆動し、
(ロ)この入出力線を前記デイジツト線に接続し、こ
のデイジツト線を、ほぼ対応入出力線の電圧まで
充電し、(ハ)前記デイジツト線が１ないし４ボルト
の範囲の電圧まで充電されたときに、このデイジ
ツト線に接続されたプルアツプ回路を起動させて
前記デイジツト線を約５ボルトまで充電し、(ニ)前
記プルアツプ回路の起動中に前記アクセス・トラ
ンジスタを起動させ、前記記憶コンデンサを前記
デイジツト線に接続することにより、前記記憶コ
ンデンサを約５ボルトまで充電することから成る
充電方法。

５ 複数の記憶セルを共通の語線を経て呼出し、
各記憶セルにより対応するデイジツト線を経てデ
ータを転送するようにした動的半導体記憶装置回
路において、前記各記憶セルにデータ状態をペー
ジモード書き込みする書込み方法において、(イ)任
意のセンス増幅器ラツチ信号の後に、所定の２つ
の電圧状態のうちで、対応する前記デイジツト線
に接続された記憶セルに入れようとするデータ状
態に対応する一方の電圧状態に複数の前記デイジ
ツト線を逐次に駆動し、(ロ)前記２つの所定電圧状
態のうちの一方に前記各デイジツト線を駆動する
のに次いで、前記各デイジツト線に接続されたプ
ルアツプ回路を起動させ、前もつて定めた電圧よ
り一層高く充電される前記デイジツト線を前記半
導体記憶装置回路の供給電圧まで同時に高め、(ハ)
前記各デイジツト線を対応する記憶セルに結合
し、これ等の記憶セルを前記各デイジツト線の電
圧状態まで充電することから成る書込み方法。

技術分野 本発明は、動的半導体記憶装置回路、ことにこ
のような回路内のアクテイブ・プルアツプ動作の
タイミングに関する。

背景技術 動的半導体記憶装置回路においては、各記憶セ
ルは、２進情報に対応する２つの電圧状態の一方
に充電される記憶コンデンサを備えている。この
記憶コンデンサの電荷は、記憶セル内の漏れによ
つて寿命時間が短い。電荷は、記憶装置内に記憶
されたデータパターンを保持するように周期的に
リフレツシユされなければならない。記憶セルの
読出しは、コンデンサに記憶された電荷をデイジ
ツト線に転送するように記憶コンデンサをデイジ
ツト線に接続することから成る。電荷の転送をデ
イジツト線の電圧を10分の数Ｖだけ変化させる。
この電圧変化は、デイジツト線のコンプリメンタ
リー・ハーフ（complementary half）の電圧と
の比較を行なうセンス増幅器により検出される。
記憶コンデンサに記憶された電荷を正確に読出す
能力は、この電荷を読出すときのコンデンサの電
圧に依存する。データを記憶する際に最高の精度
を確実に得るには、記憶コンデンサを初めにでき
るだけ高い電圧に充電することが大切である。
MOSFET（金属酸化物半導体電界効果トランジ
スタ）記憶装置回路においては、単一の＋5Vの
電圧供給源を使うのが最も望ましい。１個の供給
源を使うときは、従つて、高い電圧状態で表わし
た情報の記憶時に5.0V全部を記憶セルに印加す
ることが大切である。

従来の動的RAM（等速呼出し記憶装置）回路
は、記憶セル内を高い電圧レベルにするように駆
動サーキツトリーによりほぼ供給電圧に充電され
るデイジツト線を利用している。しかしデイジツ
ト線及び対応する入出力線の抵抗及びキヤパシタ
ンスによつて、デイジツト線をほぼ供給電圧に充
電するのに実質的な時間が必要である。従つて一
層早い動作サイクルを持つ記憶装置回路に対する
要求が増している。デイジツト線に充電する前記
した方法は、本質的に遅くて、このような方法は
一層高い速度に対する要求には適応できない。

前記問題に鑑みて、動的集積回路半導体記憶装
置を、デイジツト線は供給電圧に駆動する必要な
しに各記憶セル内の記憶コンデンサに全供給電圧
の供給ができるように動作させる方法が必要とな
る。

発明の開示 第１に記憶セルに対応するハーフ・デイジツト
線を、この記憶セルにデータを書込むように外部
指令に応答して少くとも第１の電圧に駆動するこ
とから成る、動的半導体記憶装置回路の記憶セル
に書込む方法について述べる。第１の電圧は、記
憶装置回路に対する供給電圧より低い。次のステ
ツプでは、ハーフ・デイジツト線の電圧をほぼ供
給電圧まで高めるように、ハーフ・デイジツト線
を少くとも第１の電圧に駆動した後プルアツプ回
路を起動させる。

【図面の簡単な説明】

本発明及びその利点を一層十分に理解できるよ
うに添付図面について以下に説明する。

第１図は本発明方法に関連する動的半導体記憶
装置の種種の回路を例示する概要図である。

第２図は第１図に示した回路に利用される種類
のタイミング信号及び制御信号の説明図である。

詳細な説明 本発明はMOSFET技術を使つて作つた動的集
積回路半導体記憶装置の動作に関する。第１図に
は、半導体記憶装置に利用され本発明方法に従つ
て動作させられる回路を例示してある。記憶装置
回路１０は、データを内部に記憶する複数個の記
憶セルを備えている。各記憶セル１２，１４は回
路全体に含まれる複数個の記憶セルを表わす。記
憶セル１２はアクセス・トランジスタ１２ａ及び
記憶コンデンサ１２ｂを備えている。アクセス・
トランジスタ１２ａのゲート端子は語線１６に接
続され、アクセス・トランジスタ１２ａのドレイ
ン端子はハーフ・デイジツト線１８に接続され
る。アクセス・トランジスタ１２ａのソース端子
は記憶コンデンサ１２ｂの第１端子に接続され、
記憶コンデンサ１２ｂの第２端子は接地される。
記憶セル１４は、同様にアクセス・トランジスタ
１４ａ及び記憶コンデンサ１４ｂを備えている。
アクセス・トランジスタ１４ａのゲート端子は語
線２０に接続され、アクセス・トランジスタ１４
ａのドレイン端子はハーフ・デイジツト線２２に
接続される。記憶装置回路１０内の全デイジツト
線は、各ハーフ・デイジツト線１８，２２のよう
な相補の対のハーフ・デイジツト線から成つてい
る。

記憶装置回路１０内の各デイジツト線は、ハー
フ・デイジツト線に分割され、各ハーフ・デイジ
ツト線は、増幅器２４のようなセンス増幅器の一
方の入力に接続される。ハーフ・デイジツト線１
８は、トランジスタ２６を経て増幅器２４に接続
され、ハーフ・デイジツト線２２は、トランジス
タ２８を経て増幅器２４に接続される。各トラン
ジスタ２６，２８のドレイン端子及びソース端子
は、各ハーフ・デイジツト線１８，２２をセンス
増幅器２４に接続する。各トランジスタ２６，２
８のゲート端子は、5.0V電圧供給源に接続され
る。

センス増幅器２４は、それぞれソース端子を相
互に接続しラツチ接続点３４に接続された１対の
トランジスタ３０，３２から成つている。トラン
ジスタ３０のドレイン端子は接続点３６に接続さ
れる。又接続点３６はトランジスタ２６とトラン
ジスタ３２のゲート端子とに接続される。トラン
ジスタ３２のドレイン端子は、接続点３８に接続
される。接続点３８は、トランジスタ２８と、ト
ランジスタ３０のゲート端子とに接続される。

各ハーフ・デイジツト線は、これ等の各ハー
フ・デイジツト線をその各入出力線に選択的に接
続するように動作させられる列選択トランジスタ
に接続される。記憶装置回路１０においては、ハ
ーフ・デイジツト線１８を、列選択トランジスタ
４０を経て入出力線４２に接続することができ
る。ハーフ・デイジツト線２２を、列選択トラン
ジスタ４４を経て入出力線４６に接続することが
できる。各列選択トランジスタ４０，４４は、ア
ドレス信号に応答してデコーダ回路（図示してな
い）により生ずる列選択信号により起動させられ
る。

記憶装置回路１０の各ハーフ・デイジツト線に
は、プルアツプ回路４８に対応するプルアツプ回
路を設けてある。プルアツプ回路４８は、ソース
端子をハーフ・デイジツト線１８に、又ドレイン
端子を接続点５２に接続したトランジスタ５０を
備えている。トランジスタ５０のゲート端子は、
第２図に示した信号P₀を受け取るように接続し
てある。トランジスタ５４のソース端子は、接続
点５２に接続され、ドレイン端子は＋5Vの電圧
供給源に接続される。トランジスタ５４のゲート
端子は、第２図に示すような信号Ｐを受け取るよ
うに接続してある。トランジスタ５６のゲート端
子は接続点５２に接続され、ドレイン端子は第２
図に示した信号P₁を受け取るように接続される。
トランジスタ５６のソース端子は、トランジスタ
５８のゲート端子に接続される。トランジスタ５
８のドレイン端子は、＋5Vの電圧供給源に接続さ
れる。トランジスタ５８のソース端子は、ハー
フ・デイジツト線に接続される。各プルアツプ回
路は、対応するハーフ・デイジツト線の電圧を監
視し、この電圧が所定のしきい値以上であればこ
の電圧を高める作用をする。

記憶装置回路１０は、デイジツト線及び語線の
配列を備えている。第２群のハーフ・デイジツト
線は、回路の繰返し配置を示すように例示されて
いる。各ハーフ・デイジツト線６０，６２は、セ
ンス増幅器６４の各入力端子に接続される。セン
ス増幅器６４は、前記したセンス増幅器２４と構
造的に同じである。センス増幅器６４は、接続点
３４に接続したラツチ端子を備えている。ハー
フ・デイジツト線６０は、列選択トランジスタ６
４を経て入出力線４２に接続され、ハーフ・デイ
ジツト線６２は、列選択トランジスタ６６を経て
入出力線４６に接続される。前記したようにハー
フ・デイジツト線６０，６２を含む各ハーフ・デ
イジツト線には、前記した回路４８のようなプル
アツプ回路を接続してある。

第２Ａ図，第２Ｂ図及び第２Ｃ図には、第１図
に示した回路に利用する種種の制御信号及びタイ
ミング信号を例示してある。第２Ａ図、第２Ｂ図
及び第２Ｃ図の信号は、図示してないがこれ等の
信号を生ずる業界で一般に構成されている回路に
より生ずる。第２Ａ図にはRAS（行アドレス・ス
トローブ）信号７０、語線信号７２、ラツチ信号
７４及び外部書込み信号７６を示してある。

第２Ｂ図には半導体記憶装置回路に従来使われ
ている１群のプルアツプ回路タイミング信号を例
示してある。これ等の信号にはＰ信号７８、P₀
信号８０及びP₁信号８２がある。

第２Ｃ図には本発明方法で利用する１群のプル
アツプ回路タイミング信号を例示してある。これ
等の信号にはＰ信号８４、P₁信号８６及びP₁信
号８８がある。

半導体記憶装置回路の動作を次に第１図、第２
Ａ図、第２Ｂ図及び第２Ｃ図について述べる。記
憶装置回路１０に対する読取り動作は次のように
進行する。RAS信号７０が、記憶装置回路１０
に行アドレス線に沿い外部から供給される。
RAS信号７０により行アドレスをデコードし語
線信号７２を発生する。語線信号７２は、記憶装
置回路１０内の語線の一方に加えられる。語線信
号７２は、たとえば語線１６に加えられる。語線
信号が０から5.0Vのレベルに推移するときは、
アクセス・トランジスタ１２ａが導通することに
より、記憶コンデンサ１２ｂをハーフ・デイジツ
ト線１８に結合する。従来の動作順序では、ハー
フ・デイジツト線１８，２２が平衡させられて２
本のハーフ・デイジツト線１８，２２に非常に近
似的に同じ電圧が加わる。この電圧は一般に約
2.0Vである。記憶コンデンサ１２ｂを初めに
5.0Vに充電すると、ハーフ・デイジツト線１８
への記憶コンデンサ１２ｂの接続によりハーフ・
デイジツト線１８の電圧を10分の数Ｖだけ高め
る。その理由はハーフ・デイジツト線１８のキヤ
パシタンスが記憶コンデンサ１２ｂのキヤパシタ
ンスの10ないし12倍であるからである。ハーフ・
デイジツト線１８は、このようにして記憶コンデ
ンサ１２ｂの初めの5.0Vの充電に対し約2.2Vま
で高められる。記憶コンデンサ１２ｂが0.0Vの
初期充電をされる場合には、ハーフ・デイジツト
線１８は約1.8Vの電圧に低下させられる。

記憶装置回路１０は、任意の１つの所定時にデ
イジツト線で１個の記憶セルだけを読出すように
動作するように制約される。すなわち或る記憶セ
ルがハーフ・デイジツト線１８で読出されている
ときは、ハーフ・デイジツト線２２で読出される
記憶セルはない。或る記憶セルをハーフ・デイジ
ツト線に接続した後、ラツチ信号７４をラツチ接
続点３４に加えて各デイジツト線に対しセンス増
幅器を動作させる。センス増幅器２４について
は、各トランジスタ３０，３２のソース端子は電
圧は、ラツチ信号７４の負の推移で低下させられ
る。ハーフ・デイジツト線の一方は、他方のハー
フ・デイジツト線より高い電圧にあるからラツチ
信号によりこの一方のハーフ・デイジツト線を十
分に遅く負の推移を生じさせると、トランジスタ
３０，３２の一方だけがターンオンされ、対応す
るハーフ・デイジツト線を放電する。残りのトラ
ンジスタのゲートからソースへのバイアスは低い
ままになり従つてこのトランジスタがターンオン
されないようにする。このようにして低い力の初
期電圧を持つハーフ・デイジツト線は、このハー
フ・デイジツト線が地電位になるまで、トランジ
スタ３０，３２の一方を経てラツチ接続点に放電
する。この動作は記憶装置回路１０内の各デイジ
ツト線のセンス増幅器ごとに生ずる。

ラツチ信号７４が下降推移を行なつた後、ハー
フ・デイジツト線の一方は約2Vになり、他方の
ハーフ・デイジツト線は地電位になる。従来利用
されている記憶装置回路においては、すぐ次のス
テツプは第２Ｂ図に示した各信号の制御のもとで
のプルアツプ回路４８の動作である。プルアツプ
回路４８は第２Ｂ図に示した信号に応答して次の
ように動作する。Ｐ信号７８を受け取ると、トラ
ンジスタ５４がターンオンされ、接続点５２を
5.0Vにプリチヤージする。接続点５２は、トラ
ンジスタ５４のゲート端子の駆動信号７８が
5.0Vの供給電圧より少くとも１しきい値電圧だ
け高い7.0Vのレベルにあるから、全供給電圧に
充電される。Ｐ信号７８が下降推移を行なうとき
は、トランジスタ５４がターンオフされ、接続点
５２を、5.0Vの充電によつて分離する。この作
用に次でP₀信号８０がトランジスタ５０のゲー
ト端子に加えられる。ハーフ・デイジツト線１８
が約1.0Vより高い電圧にあると、トランジスタ
５０は不十分なゲート対ソース電位のためにター
ンオンされない。このときには接続点５２の充電
は信号８０により影響を受けない。P₁信号８２
が低から高に推移すると、トランジスタ５６は、
接続点５２に残る残留充電と信号８２の接続点５
２への容量的結合とによつてターンオンされる。
接続点５２は、トランジスタ５６のチヤネルとそ
のゲートとの間の容量的結合によつて約9.0Vに
上昇する。トランジスタ５６のゲート端子の電圧
の上昇によつて信号８２の7.0Vの全電位が、ト
ランジスタ５８のゲート端子に加えられる。この
場合トランジスタ５８がターンオンされ、ハー
フ・デイジツト線１８を5.0Vの全電圧供給源に
接続する。このようにしてハーフ・デイジツト線
１８は、記憶装置回路１０の電圧供給源の全電位
に充電される。ハーフ・デイジツト線を全供給電
圧にする好適とするハーフ・デイジツト線電圧
は、1.0ないし4.0Vの範囲である。

又ハーフ・デイジツト線１８が接続点５２の
5.0Vへのプリチヤージ後に地電位になれば、ト
ランジスタ５０はP₀信号８０の作用によりター
ンオンされる。トランジスタ５０がターンオンさ
れると、接続点５２はトランジスタ５０を経てハ
ーフ・デイジツト線１８に放電される。このよう
にして接続点５２は地電位になる。P₁信号８２
を引続いてトランジスタ５６に加えると、トラン
ジスタ５６のゲート端子は、接続点５２が地電位
に保持されているから、容量的結合により電位を
高めることができない。接続点５２の放電と、容
量的結合の欠乏とに基づいて、トランジスタ５６
は信号８２の作用によりターンオンされない。こ
の場合トランジスタ５８のゲート端子に電圧が送
られないから、トランジスタ５８もターンオンさ
れなくてハーフ・デイジツト線１８に電圧供給源
が接続されない。前記した所から明らかなように
プルアツプ回路４８は、ハーフ・デイジツト線の
電圧がたとえば前記した1.0Vのしきい値のよう
な前もつて定めたしきい値より高いと、このハー
フ・デイジツト線の電圧を高めるように作用し、
センス増幅器の動作により前もつて地電位にした
ハーフ・デイジツト線には影響を及ぼさない。

普通の順序においては、プルアツプタイミング
は、センス増幅器の動作の直後にハーフ・デイジ
ツト線が供給電位まで上昇するか又は影響を受け
ないいずれかの場合に第２Ｂ図に示されたタイミ
ングである。外部書込み信号７６が記憶装置回路
１０に加えられない場合には、プルアツプ動作は
記憶動作サイクルを完了させ、7.0Vのレベルに
上昇した語線７２の動作によつて記憶セル内の記
憶コンデンサに対しもとの充電にもどし、記憶コ
ンデンサ内に必要に応じ供給電圧又は地電圧を全
結合する。

しかし多くの動作において、記憶装置サイクル
は、読出し動作を完了した後に、選定した記憶セ
ルに新らたな状態を書込むステツプを含んでい
る。第２Ｂ図のタイミングによつては、読出し動
作はプルアツプ順序を含んでいる。書込み動作が
前もつて低電圧を持つハーフ・デイジツト線に高
電圧状態を必要とする場合には、選定した記憶コ
ンデンサに全供給電圧を加えるように、ハーフ・
デイジツト線を5.0Vの全電圧に駆動する若干の
手段を設けなければならない。このための一方法
によれば、入出力線４２又は入出力線４６に
5.0Vのような全供給電圧入力信号を加え、これ
と同時に、所望のハーフ・デイジツト線に接続し
た列選択トランジスタのゲート端子に7.0Vのよ
うな上昇した電圧信号を加えるようにする。これ
等の２ステツプにより5.0Vの全信号レベルをハ
ーフ・デイジツト線に加える。しかしこの上昇し
た電圧レベルを発生するサーキツトリーを設ける
と、電力消費と回路の複雑さとによつて費用がか
かる。さらにハーフ・デイジツト線を全供給電圧
まで下げるには比較的長い時間が必要である。従
つてこのような問題解決法は望ましくない。

別の解決法では、新らたなデータを受け取つた
ハーフ・デイジツト線の電圧を高めるのに、普通
のプルアツプ動作後に付加的なプルアツプ動作を
開始する。しかしこの手順は、付加的な順序付け
サーキツトリーを必要とし、所要の多くの付加的
動作ステツプのために、各記憶サイクルを遅くす
るように作用する。

本発明は、付加的なサーキツトリーを必要とし
ないで、又は記憶サイクルの時間を増さないで、
この障害を解決する方法を提供するものである。
このことは、プルアツプ動作のために第２Ｃ図に
示したタイミング順序の代りに第２Ｂ図に示した
タイミング順序を使うことによつてできる。基本
的にはプルアツプ動作は、外部書込み順序の完了
後まで遅延させられる。本発明方法においては、
各ハーフ・デイジツト線は、センシング動作中に
センス増幅器により作用を受け、書込み動作中に
入出力回路により引続いて正規のレベルに充電さ
れる。これ等の動作は、プルアツプ動作の開始さ
れる前に起る。次でプルアツプ動作により2V又
はそれ以上のハーフ・デイジツト線を全供給電圧
に充電する。このプルアツプ動作により、読出し
動作に基づく電圧と共に新らたに供給する書込み
動作に基づく電圧を同時に高める。

本発明方法を第１図、第２Ａ図及び第２Ｃ図に
ついて以下に述べる。センス増幅器機能を含む読
出し動作部分は、前記したのと同じである。しか
しセンス増幅器によりハーフ・デイジツト線の一
方を地電位にした後、書込み動作が起る。この場
合2.0V又はそれ以上の程度の電圧の入力信号が
入出力線４２又は入出力線４６を経て供給され
る。この信号は、各列選択トランジスタのゲート
端子を、5.0Vの信号で駆動することにより、こ
れ等のトランジスタを経て送られる。すなわち列
選択トランジスタの上昇したゲート端子電圧は本
発明には必要がない。これ等に接続されたハー
フ・デイジツト線は、対応する記憶セルに高レベ
ルの信号を記憶することが望ましい場合には、少
くとも2.0Vに充電される。各ハーフ・デイジツ
ト線への書込み動作を完了した後、第２Ｃ図の信
号により示すようにプルアツプ動作を開始して、
約2.0V以上の初期電圧を持つハーフ・デイジツ
ト線の電圧を高める。これ等の各ハーフ・デイジ
ツト線を、前記したようにプルアツプ回路の動作
により全供給電圧に引上げる。

この場合記憶装置回路１０を、ページモードで
も動作させることもできる。このページ動作にお
いては、語線に沿う複数個の記憶セルを、RAS
信号７０の単一の延張時間中に読出し又はこれに
書込み或はこれ等の両方を行う。ひとたび語線が
起動させられると、この語線に沿う全部の記憶セ
ルが、各ハーフ・デイジツト線に接続される。信
号を、記憶セルを読出し又はこれに書込むには、
列アドレス入力信号を供給し対応する列選択トラ
ンジスタをターンオンさせるだけでよい。列選択
トランジスタをターンオンさせる作用は、ハー
フ・デイジツト線への記憶セルの接続と、これに
引続くセンス増幅器及びプルアツプ回路の動作と
から成る全順序よりはるかに早い。各ハーフ・デ
イジツト線は列選択トランジスタを経て各別にア
クセスされるから、単一のRAS周期中に複数の
ビツトを読出し又は書込むことができる。本発明
によれば単一のプルアツプ動作は、全部の書込み
動作が生じた後に起る。従つて各書込み動作は
5Vの供給電圧を使つてハーフ・デイジツト線を
約2Vに駆動することを必要とするだけであるか
ら、各書込み動作を、非常に迅速に完了させるこ
とができる。

他の方法においてはページモード動作は、記憶
セル内にデータを書込むために、各列選択動作中
に語線１６のような語線を高めた電圧に保持する
必要があつた。供給電圧以上に高めた電圧に語線
を駆動する処理は、短い時間でできるが、語線を
長い時間にわたり高い電位に保持する必要のある
場合には極めてむずかしい。従来の技術におい
て、ページモードで書込み動作を実施する場合に
は、語線を長い時間にわたり高い電圧に保持する
ことが必要である。しかし本発明では、RAS入
力信号７０の正の推移により示すような記憶サイ
クルのインアクテイブ部分の開始により指示され
たように、最後の書込み動作を完了した後に、語
線は、短い時間だけ7.0Vのレベルに高められれ
ばよい。この極めて短い時間中に語線に沿い全部
のアクセス・トランジスタがターンオンされ、各
ハーフ・デイジツト線の電圧が記憶コンデンサに
送られる。

本発明の動作に伴う特定の利点は、入りデータ
をハーフ・デイジツト線に転送できる速度であ
る。各ハーフ・デイジツト線を入力線により
5.0Vの給電レベルに駆動しなければならない場
合には、これ等の入力線を各ハーフ・デイジツト
線に長い時間にわたり接続しなければならない。
この時間は、列選択トランジスタの抵抗と対応す
るハーフ・デイジツト線のキヤパシタンスとの抵
抗性及び容量性の組合わせに対する複数の時定数
に等しい。しかしハーフ・デイジツト線が、なお
5.0Vの供給電圧を使い約2.0Vにまで充電される
だけでよい場合には、各入力線から各ハーフ・デ
イジツト線へのデータの転送は、１つの時定数よ
り短い時間で実施することができる。

本発明について前記した方法で動的半導体記憶
装置回路を動作させる利点は次の通りである。

１ 入力線に必要な臨界電圧又は高い電圧はな
い。

２ 列選択トランジスタのゲート端子を駆動する
には高い電圧が必要である。

３ ハーフ・デイジツト線を2.0Vのレベルにま
で充電するのは、これ等のハーフ・デイジツト
線に5.0Vのレベルまで充電するよりはるかに
早いから、書込み動作を非常に早く行なうこと
ができる。

４ 列選択トランジスタを起動させる基本ステツ
プだけが各記憶セルに対し必要であり、全記憶
装置に対し単一のプルアツプ動作が利用され、
これに次で１連の全部のページモード書込み動
作が行なわれるから、ページモード書込み動作
の速度を高めることができる。

５ ページモード動作中に任意の長い時間にわた
つて語線を高い電圧に保持する必要がない。

入出力線の入り信号に対する好適とする動作範
囲は、２ないし4Vの範囲であり、この電圧がハ
ーフ・デイジツト線に加えられる。

本発明の１実施例だけを添付図面に例示し本文
に詳述したが、本発明はこの実施例に限らなく
て、本発明の範囲を逸脱しないで多くの再配置、
変化変型及び置換を行うことができるのはもちろ
んである。