JPH0146957B2 - - Google Patents
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- JPH0146957B2 JPH0146957B2 JP56500156A JP50015680A JPH0146957B2 JP H0146957 B2 JPH0146957 B2 JP H0146957B2 JP 56500156 A JP56500156 A JP 56500156A JP 50015680 A JP50015680 A JP 50015680A JP H0146957 B2 JPH0146957 B2 JP H0146957B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
請求の範囲
１ 出力を発生するデコーダ及び複数の行選択線
を有するメモリアレイ内で使用するクワイアツト
行選択回路であつて、 複数の行選択線から基準電位に結合され、その
各々は隣接するトランジスタがコンプリメントな
アドレス信号をそれらの制御電極に結合させる制
御電極を有する第１のトランジスタ、 各々が２本の行選択線間に結合され、その１つ
が複数の行選択線のうちの第１、第２の行選択線
間に結合され、他の１つが複数の行選択線のうち
の第３、第４の行選択線間に結合され、残りもの
についても以下同様に２本の行選択線間に結合さ
れる複数の第２のトランジスタ、を具え、 前記第１、第２、第３、第４行選択線は、相互
に連続的順序にて隣接するものであり、 前記複数の第２のトランジスタを制御可能にイ
ネーブルにし、関連の行選択線が選択されていな
いときに前記第２のトランジスタをイネーブルし
それにより行選択線をクワイアツト状態に保持
し、前記デコーダの出力端子に結合されている制
御手段、を具えたことを特徴とするクワイアツト
行選択回路。 ２ メモリアレイ内で使用するための、選択され
ていない行線を所定の状態に保持するクワイアツ
ト行選択回路であつて、 該メモリアレイは隣接対に配置される複数の行
選択線及びアドレスデコーダを有するものであ
り、該アドレスデコーダは行選択線手段をイネー
ブルするための出力を供給するものであり、該行
選択手段は行選択線に結合する出力を供給するも
のであり、 前記クワイアツト行選択回線は、各々が複数の
行選択線の１つに結合され該複数の行選択線の１
つを電圧ノードに制御可能に結合する複数の第１
の手段、 各々が隣接行選択線対間に結合されて該隣接行
選択線を制御可能に結合し、それにより制御可能
に結合される隣接行選択線対を形成する複数の第
２の手段を、具え 該第２の手段は、アドレスデコーダの出力によ
り制御されることを特徴とするクワイアツト行選
択回路。 明細書 本発明は、広義にはメモリに関し、より具体的
には半導体メモリ内で有用なクワイアツト
（quiet）行選択回路に関する。 メモリアレイにおいては、ワード線ないしは行
選択線を選択するのにデコードされたアドレス信
号が用いられる。選択されなかつた行選択線は、
接地電位もしくは他の所定電位が保持されなけれ
ば、フロート状態になろう。この行選択線をフロ
ート状態にしておくことは、ビツト線上に電圧変
化が生じたときに行選択線上に信号を結合させる
ことになろう。この結合された信号は、これらの
行選択線に関連した選択されていないメモリセル
の読出しを与えることになろう。これらの読出し
は、通常、不要かつ破壊的であるから、情報が喪
失してしまうであろう。情報が破壊されないにし
ても、行選択線をある負電位にするということ
は、そのアクセスに先行してこれを所定の電位に
復帰させるのに時間を費すことになる。 従来、選択されていないときに行選択線を所定
の電位に保持するために種々の構成が用いられて
きた。そのような試みの一つは、各行選択線にト
ランジスタを結合させて所望の電位にするもので
ある。次いでこのトランジスタは、これに制御信
号を供給するための修正をデコーダに要求した。
他の試みは、各行選択線に交叉接続されたトラン
ジスタを使用するものであつた。しかし、このよ
うな配列は大きなチツプ領域をとり、過渡的な電
流スパイクを有するものである。より高度のメモ
リアレイが達成されるにつれて、チツプ領域のア
ベイラビリテイが現実の問題となり、大きな領域
をとる回路は修正ないし除外されなければならな
い。非選択行信号線を非選択の全期間にわたつて
静かな（quiet）状態に保ち、しかも大きなチツ
プ領域を占有しない回路の提供が望まれているこ
とを、ここで認識すべきである。 従つて本発明の１つの目的は、比較的小さなチ
ツプ領域を占有すずだけですべての非選択行選択
線を所定電圧レベルに保持することができるクワ
イアツト行選択回路を提供することにある。 本発明の他の目的は、非選択行選択線を所定電
圧に保持しいる間、最小限の電力しか消費しない
回路を提供することにある。 発明の要約 本発明の上述した目的及びその他の目的を実現
するにあたり、その一例として、非選択行選択線
を所定状状態に保持するためのクワイアツト行選
択回路が提供される。この行選択線ないしワード
線は、複数のその種行選択線及びアドレスデコー
ダを有するメモリアレイ内に存在する。このクワ
イアツト行選択回路は、各々が複数の行選択線の
一つに結合されこれら複数の行選択線の一つを電
圧ノードに制御的に結合させる複数の第１の手段
を具えている。複数の第２の手段の各々が隣接の
行選択線間に結合されており、これら隣接行選択
線を制御的に結合させることにより、制御的に共
通接続される行選択線対を形成する。この第２の
手段は、アドレスデコーダからの出力によつて制
御される。 メモリ内の非選択行選択線用のクワイアツト行
選択線の構成方法も提供される。
を有するメモリアレイ内で使用するクワイアツト
行選択回路であつて、 複数の行選択線から基準電位に結合され、その
各々は隣接するトランジスタがコンプリメントな
アドレス信号をそれらの制御電極に結合させる制
御電極を有する第１のトランジスタ、 各々が２本の行選択線間に結合され、その１つ
が複数の行選択線のうちの第１、第２の行選択線
間に結合され、他の１つが複数の行選択線のうち
の第３、第４の行選択線間に結合され、残りもの
についても以下同様に２本の行選択線間に結合さ
れる複数の第２のトランジスタ、を具え、 前記第１、第２、第３、第４行選択線は、相互
に連続的順序にて隣接するものであり、 前記複数の第２のトランジスタを制御可能にイ
ネーブルにし、関連の行選択線が選択されていな
いときに前記第２のトランジスタをイネーブルし
それにより行選択線をクワイアツト状態に保持
し、前記デコーダの出力端子に結合されている制
御手段、を具えたことを特徴とするクワイアツト
行選択回路。 ２ メモリアレイ内で使用するための、選択され
ていない行線を所定の状態に保持するクワイアツ
ト行選択回路であつて、 該メモリアレイは隣接対に配置される複数の行
選択線及びアドレスデコーダを有するものであ
り、該アドレスデコーダは行選択線手段をイネー
ブルするための出力を供給するものであり、該行
選択手段は行選択線に結合する出力を供給するも
のであり、 前記クワイアツト行選択回線は、各々が複数の
行選択線の１つに結合され該複数の行選択線の１
つを電圧ノードに制御可能に結合する複数の第１
の手段、 各々が隣接行選択線対間に結合されて該隣接行
選択線を制御可能に結合し、それにより制御可能
に結合される隣接行選択線対を形成する複数の第
２の手段を、具え 該第２の手段は、アドレスデコーダの出力によ
り制御されることを特徴とするクワイアツト行選
択回路。 明細書 本発明は、広義にはメモリに関し、より具体的
には半導体メモリ内で有用なクワイアツト
（quiet）行選択回路に関する。 メモリアレイにおいては、ワード線ないしは行
選択線を選択するのにデコードされたアドレス信
号が用いられる。選択されなかつた行選択線は、
接地電位もしくは他の所定電位が保持されなけれ
ば、フロート状態になろう。この行選択線をフロ
ート状態にしておくことは、ビツト線上に電圧変
化が生じたときに行選択線上に信号を結合させる
ことになろう。この結合された信号は、これらの
行選択線に関連した選択されていないメモリセル
の読出しを与えることになろう。これらの読出し
は、通常、不要かつ破壊的であるから、情報が喪
失してしまうであろう。情報が破壊されないにし
ても、行選択線をある負電位にするということ
は、そのアクセスに先行してこれを所定の電位に
復帰させるのに時間を費すことになる。 従来、選択されていないときに行選択線を所定
の電位に保持するために種々の構成が用いられて
きた。そのような試みの一つは、各行選択線にト
ランジスタを結合させて所望の電位にするもので
ある。次いでこのトランジスタは、これに制御信
号を供給するための修正をデコーダに要求した。
他の試みは、各行選択線に交叉接続されたトラン
ジスタを使用するものであつた。しかし、このよ
うな配列は大きなチツプ領域をとり、過渡的な電
流スパイクを有するものである。より高度のメモ
リアレイが達成されるにつれて、チツプ領域のア
ベイラビリテイが現実の問題となり、大きな領域
をとる回路は修正ないし除外されなければならな
い。非選択行信号線を非選択の全期間にわたつて
静かな（quiet）状態に保ち、しかも大きなチツ
プ領域を占有しない回路の提供が望まれているこ
とを、ここで認識すべきである。 従つて本発明の１つの目的は、比較的小さなチ
ツプ領域を占有すずだけですべての非選択行選択
線を所定電圧レベルに保持することができるクワ
イアツト行選択回路を提供することにある。 本発明の他の目的は、非選択行選択線を所定電
圧に保持しいる間、最小限の電力しか消費しない
回路を提供することにある。 発明の要約 本発明の上述した目的及びその他の目的を実現
するにあたり、その一例として、非選択行選択線
を所定状状態に保持するためのクワイアツト行選
択回路が提供される。この行選択線ないしワード
線は、複数のその種行選択線及びアドレスデコー
ダを有するメモリアレイ内に存在する。このクワ
イアツト行選択回路は、各々が複数の行選択線の
一つに結合されこれら複数の行選択線の一つを電
圧ノードに制御的に結合させる複数の第１の手段
を具えている。複数の第２の手段の各々が隣接の
行選択線間に結合されており、これら隣接行選択
線を制御的に結合させることにより、制御的に共
通接続される行選択線対を形成する。この第２の
手段は、アドレスデコーダからの出力によつて制
御される。 メモリ内の非選択行選択線用のクワイアツト行
選択線の構成方法も提供される。
第１図は本発明の一実施例の構成表示であり、
第２図は第１図示の回路の動作を理解するのに有
用ないくつかのタイミング信号の表示である。
第２図は第１図示の回路の動作を理解するのに有
用ないくつかのタイミング信号の表示である。
第１図は、半導体メモリの一部の構成を示すも
のである。トランジスタ１１は、トランジスタ１
３，１４及び１５とともにアドレス信号をデコー
ドするためのノア回路を形成する。トランジスタ
１１は電圧端子VDDに接続されたドレイン電極、
プレチヤージ信号に結合されるゲート電極及びノ
ード１２に接続されたソース電極を有している。
トランジスタ１３，１４及び１５は、ノード１２
から接地で例示された基準電位に結合されてい
る。トランジスタ１３乃至１５はノアデコード回
路内のトランジスタを代表している。メモリアレ
イの規模に応じて、ノード１２及び接地間に結合
された例示トランジスタよりも多数のトランジス
タが存在し得よう。図示のように、トランジスタ
１３はそのゲートないし制御電極にアドレス信号
Ａ１を受ける。図示のように、トランジスタ１４
はアドレス信号２に結合されたゲート電極を有
し、トランジスタ１５はアドレス信号３に結合
されるゲート電極を有している。このデコード用
ノアゲートの出力はノード１２に出現する。結合
トランジスタ１６，１７，１８及び１９の主電極
の一方はノード１２に結合されており、一方他方
の主電極の各々は他のトランジスタのゲート電極
に連なつている。トランジスタ１６はノード１２
をトランジスタ２０のゲート電極に結合させ、ト
ランジスタ１７はノード１２をトランジスタ２１
のゲート電極に結合させ、トランジスタ１８はノ
ード１２をトランジスタ２２のゲート電極に結合
させ、かつトランジスタ１９はノード１２をトラ
ンジスタ２３のゲート電極に結合させる。これら
トランジスタ１６乃至１９のゲート電極は各々電
圧端子VDDに接続されている。これらトランジス
タ１６乃至１９は、ノード１２及び各トランジス
タ２０乃至２３間の分離を行い、トランジスタ２
０乃至２３のゲート電極における容量装荷を低減
させる。 トランジスタ２０の一方の電極は行選択信号
RS０に結合されており、他方の電極は行選択線
Ｒ０に接続されている。トランジスタ２１の一方
の電極は行選択信号RS１に結合されており、他
方の電極は行選択線Ｒ１に接続されている。トラ
ンジスタ２２の一方の電極は行選択信号RS２に
結合されており、他方の電極は行選択線Ｒ２に接
続されている。トランジスタ２３の一方の電極は
行選択信号RS３に結合されてり、他方の電極は
行選択線Ｒ３に接続されている。トランジスタ２
０乃至２３は、ノード１２の信号と行選択信号
RS０乃至RS３の各々との論理積機能を提供す
る。好適な実施例においては、この行選択信号は
行選択信号と第６番目及び７番目のコード化アド
レスのごときコード化アドレス信号との論理積を
取ることによつて発生される。この発生方法は、
本発明の理解に必要ないので図示されていない。
実際、ある種のメモリ装置は、トランジスタ２０
乃至２３のごときすべてのワード線ドライバーに
入力される単一のワード線イネーブル信号を有し
ている。当業者に容易に理解されるように、メモ
リ内の128のロケーシヨンを指定するには、７つ
のアドレスが必要である。第６番目及び７番目の
アドレス信号を用いて行選択信号をドライブする
ことにより、128個のノアゲートのかわりに32個
のノアゲートがありさえすればよい。 破線２９は、４本の行選択線Ｒ０乃至Ｒ３を包
含している。典型的な16K RAMメモリにおいて
は３２のそのような行選択線が存在しようが、簡
略化のため４本の行選択線だけが図示されてい
る。行選択線Ｒ０はトランジスタ３４によつて終
端されており、このトランジスタは行選択線を、
接地電位で例示される基準電位に結合する。トラ
ンジスタ３５は行選択線Ｒ１を接地電位に結合
し、トランジスタ３６は行選択線Ｒ２を接地電位
に結合し、かつトランジスタ３７は行選択線Ｒ３
を接地電位に結合する。トランジスタ３４及び３
６のゲート電極はアドレス信号Ａ０に結合されて
おり、かつトランジスタ３５及び３７のゲート電
極はアドレス信号０′に結合されている。トラ
ンジスタ３４及び３５がコンプリメントな信号に
よりイネーブルされるため、破線２９内の４本の
行選択線が選択されていないときには、上記トラ
ンジスタの一方は常に導通状態になつている。ト
ランジスタ３６又は３７の一方もイネーブルされ
るが、これは、トランジスタ３４をイネーブルす
るのと同一の信号がトランジスタ３６をイネーブ
ルし、かつトランジスタ３５をイネーブルするの
と同一の信号がトランジスタ３７をイネーブルす
るからである。 トランジスタ３１は隣接行選択線Ｒ０及びＲ１
を結合させる。トランジスタ３２は隣接行選択線
Ｒ２及びＲ３を結合させる。トランジスタ３１及
び３２のゲート電極はトランジスタ３０の主電極
に結合されている。トランジスタ３０の他方の主
電極は行非選択信号に結合されている。トラ
ンジスタ３０のゲート電極はトランジスタ１９を
介してノード１２の結合されている。これから明
らかなように、トランジスタ３１のイネーブルに
よつて行選択線Ｒ０及びＲ１が結合され、しかも
Ａ０′又は０′の少なくとも一方がハイであるか
ら、Ｒ０及びＲ１の双方が、接地電位で例示され
た基準電位に結合される。Ｒ２及びＲ３も同様に
して接地される。 トランジスタ１１は、アドレス信号の受信に先
立つて、そのゲートに印加されるプレチヤージ信
号PREによりイネーブルされ、これに伴つて充
電ノード１２がVDDになる。このノード１２上の
電圧はトランジスタ１９によりトランジスタ３０
のゲート電極に結合される。このトランジスタ３
０がイネーブルされると、行非選択信号が信
号線３３上に結合可能となる。アドレス信号が到
来してブルダウン・トランジスタ１３，１４又は
１５のうちの１つがイネーブルされると、ノード
１２は接地電位に引下げられる。このノード１２
がローに保持されると、トランジスタ３０はイネ
ーブルされず、信号線３３に結合した正のの
信号線３３上に留り、これによつてトランジスタ
３１及び３２が導通状態を保持する。トランジス
タ３４又は３５の一方及びトランジスタ３６又は
３７の一方が導通状態にあるから、４本の列選線
のすべてが接地電位等の所定電位に保持される。 ある場合には、トランジスタ３０はトランジス
タ２３のゲート電極上のローデング効果の原因と
なろうが、このような場合、トランジスタ２３の
ゲート電極からそのソース電極に付加したコンデ
ンサによりそのようなローデイング効果を克服で
きよう。 さて第２図を参照すれば、プレチヤージ信号
PREがハイ状態にあるときには第２段目の波形
Ａで図示したアドレス信号がロー状態にあること
に留意されたい。次に、プレチヤージ信号PRE
がロー状態になるとアドレス信号が出現し、選択
された特定のワード線ないしは行選択線に依存し
て波形で表示されたアドレス信号がロー（破
線）又はハイ（実線）となる。このアドレス信号
の出現後、行選択信号が出現する。第３段目の波
形は行非選択信号を図示し、一方第４段目の
波形RSは行選択信号RS０乃至RS３を図示する。
符号１２が付された第５段目の波形は、ノード１
２における電圧と時間の関係を表示している。こ
の信号はハイ状態にあるときはVDDよりもほぼ１
閾値だけ低い値である。破線２９内に示した行選
択線の１つが選択されたものとすれば、ノード１
２の電圧はハイレベルにとどまろう。このノアゲ
ート・デコーダが選択された信号をデコードして
いないときは、ノード１２は勿論接地電位に引下
げられる。最下段の波形３３は、信号線３３上の
電圧と時間の関係を表わしている。この信号はほ
ぼ閾値２つ分だけVDDより低い値であるか、又は
トランジスタ３０がイネーブルされかつがロ
ーであれば接地電位（破線で図示）にある。トラ
ンジスタ１１，１３，１４及び１５で代表される
ノアゲート・デコーダが破線２９内の４本の行選
択線の１本を選択する信号をデコードしていると
きには、ノード１２はハイ状態（破線部分で図
示）に留つてトランジスタ３０をイネーブル状態
に保持し、このトランジスタはがローになつ
たときに信号線３３をローに引下げる。従つてこ
の場合、行選択信号RS０，RS１，RS２及びRS
３は行線Ｒ０，Ｒ１，Ｒ２及びＲ３のそれぞれの
接地又は選択を制御する。 回路実装上の制約があれば、トランジスタ３０
のゲート電極をノード１２に直結することもでき
る。そのような構成によつても同様の回路動作が
行われる。 以上詳細に説明したように、多数のトランジス
タを使用することなく、選択されなかつた行選択
線を所定電位に保持するのに極めて有効なクワイ
アツト行選択回路が提供された。さらに付加され
たトランジスタは、消費電力及びチツプ占有面積
が小さい。
のである。トランジスタ１１は、トランジスタ１
３，１４及び１５とともにアドレス信号をデコー
ドするためのノア回路を形成する。トランジスタ
１１は電圧端子VDDに接続されたドレイン電極、
プレチヤージ信号に結合されるゲート電極及びノ
ード１２に接続されたソース電極を有している。
トランジスタ１３，１４及び１５は、ノード１２
から接地で例示された基準電位に結合されてい
る。トランジスタ１３乃至１５はノアデコード回
路内のトランジスタを代表している。メモリアレ
イの規模に応じて、ノード１２及び接地間に結合
された例示トランジスタよりも多数のトランジス
タが存在し得よう。図示のように、トランジスタ
１３はそのゲートないし制御電極にアドレス信号
Ａ１を受ける。図示のように、トランジスタ１４
はアドレス信号２に結合されたゲート電極を有
し、トランジスタ１５はアドレス信号３に結合
されるゲート電極を有している。このデコード用
ノアゲートの出力はノード１２に出現する。結合
トランジスタ１６，１７，１８及び１９の主電極
の一方はノード１２に結合されており、一方他方
の主電極の各々は他のトランジスタのゲート電極
に連なつている。トランジスタ１６はノード１２
をトランジスタ２０のゲート電極に結合させ、ト
ランジスタ１７はノード１２をトランジスタ２１
のゲート電極に結合させ、トランジスタ１８はノ
ード１２をトランジスタ２２のゲート電極に結合
させ、かつトランジスタ１９はノード１２をトラ
ンジスタ２３のゲート電極に結合させる。これら
トランジスタ１６乃至１９のゲート電極は各々電
圧端子VDDに接続されている。これらトランジス
タ１６乃至１９は、ノード１２及び各トランジス
タ２０乃至２３間の分離を行い、トランジスタ２
０乃至２３のゲート電極における容量装荷を低減
させる。 トランジスタ２０の一方の電極は行選択信号
RS０に結合されており、他方の電極は行選択線
Ｒ０に接続されている。トランジスタ２１の一方
の電極は行選択信号RS１に結合されており、他
方の電極は行選択線Ｒ１に接続されている。トラ
ンジスタ２２の一方の電極は行選択信号RS２に
結合されており、他方の電極は行選択線Ｒ２に接
続されている。トランジスタ２３の一方の電極は
行選択信号RS３に結合されてり、他方の電極は
行選択線Ｒ３に接続されている。トランジスタ２
０乃至２３は、ノード１２の信号と行選択信号
RS０乃至RS３の各々との論理積機能を提供す
る。好適な実施例においては、この行選択信号は
行選択信号と第６番目及び７番目のコード化アド
レスのごときコード化アドレス信号との論理積を
取ることによつて発生される。この発生方法は、
本発明の理解に必要ないので図示されていない。
実際、ある種のメモリ装置は、トランジスタ２０
乃至２３のごときすべてのワード線ドライバーに
入力される単一のワード線イネーブル信号を有し
ている。当業者に容易に理解されるように、メモ
リ内の128のロケーシヨンを指定するには、７つ
のアドレスが必要である。第６番目及び７番目の
アドレス信号を用いて行選択信号をドライブする
ことにより、128個のノアゲートのかわりに32個
のノアゲートがありさえすればよい。 破線２９は、４本の行選択線Ｒ０乃至Ｒ３を包
含している。典型的な16K RAMメモリにおいて
は３２のそのような行選択線が存在しようが、簡
略化のため４本の行選択線だけが図示されてい
る。行選択線Ｒ０はトランジスタ３４によつて終
端されており、このトランジスタは行選択線を、
接地電位で例示される基準電位に結合する。トラ
ンジスタ３５は行選択線Ｒ１を接地電位に結合
し、トランジスタ３６は行選択線Ｒ２を接地電位
に結合し、かつトランジスタ３７は行選択線Ｒ３
を接地電位に結合する。トランジスタ３４及び３
６のゲート電極はアドレス信号Ａ０に結合されて
おり、かつトランジスタ３５及び３７のゲート電
極はアドレス信号０′に結合されている。トラ
ンジスタ３４及び３５がコンプリメントな信号に
よりイネーブルされるため、破線２９内の４本の
行選択線が選択されていないときには、上記トラ
ンジスタの一方は常に導通状態になつている。ト
ランジスタ３６又は３７の一方もイネーブルされ
るが、これは、トランジスタ３４をイネーブルす
るのと同一の信号がトランジスタ３６をイネーブ
ルし、かつトランジスタ３５をイネーブルするの
と同一の信号がトランジスタ３７をイネーブルす
るからである。 トランジスタ３１は隣接行選択線Ｒ０及びＲ１
を結合させる。トランジスタ３２は隣接行選択線
Ｒ２及びＲ３を結合させる。トランジスタ３１及
び３２のゲート電極はトランジスタ３０の主電極
に結合されている。トランジスタ３０の他方の主
電極は行非選択信号に結合されている。トラ
ンジスタ３０のゲート電極はトランジスタ１９を
介してノード１２の結合されている。これから明
らかなように、トランジスタ３１のイネーブルに
よつて行選択線Ｒ０及びＲ１が結合され、しかも
Ａ０′又は０′の少なくとも一方がハイであるか
ら、Ｒ０及びＲ１の双方が、接地電位で例示され
た基準電位に結合される。Ｒ２及びＲ３も同様に
して接地される。 トランジスタ１１は、アドレス信号の受信に先
立つて、そのゲートに印加されるプレチヤージ信
号PREによりイネーブルされ、これに伴つて充
電ノード１２がVDDになる。このノード１２上の
電圧はトランジスタ１９によりトランジスタ３０
のゲート電極に結合される。このトランジスタ３
０がイネーブルされると、行非選択信号が信
号線３３上に結合可能となる。アドレス信号が到
来してブルダウン・トランジスタ１３，１４又は
１５のうちの１つがイネーブルされると、ノード
１２は接地電位に引下げられる。このノード１２
がローに保持されると、トランジスタ３０はイネ
ーブルされず、信号線３３に結合した正のの
信号線３３上に留り、これによつてトランジスタ
３１及び３２が導通状態を保持する。トランジス
タ３４又は３５の一方及びトランジスタ３６又は
３７の一方が導通状態にあるから、４本の列選線
のすべてが接地電位等の所定電位に保持される。 ある場合には、トランジスタ３０はトランジス
タ２３のゲート電極上のローデング効果の原因と
なろうが、このような場合、トランジスタ２３の
ゲート電極からそのソース電極に付加したコンデ
ンサによりそのようなローデイング効果を克服で
きよう。 さて第２図を参照すれば、プレチヤージ信号
PREがハイ状態にあるときには第２段目の波形
Ａで図示したアドレス信号がロー状態にあること
に留意されたい。次に、プレチヤージ信号PRE
がロー状態になるとアドレス信号が出現し、選択
された特定のワード線ないしは行選択線に依存し
て波形で表示されたアドレス信号がロー（破
線）又はハイ（実線）となる。このアドレス信号
の出現後、行選択信号が出現する。第３段目の波
形は行非選択信号を図示し、一方第４段目の
波形RSは行選択信号RS０乃至RS３を図示する。
符号１２が付された第５段目の波形は、ノード１
２における電圧と時間の関係を表示している。こ
の信号はハイ状態にあるときはVDDよりもほぼ１
閾値だけ低い値である。破線２９内に示した行選
択線の１つが選択されたものとすれば、ノード１
２の電圧はハイレベルにとどまろう。このノアゲ
ート・デコーダが選択された信号をデコードして
いないときは、ノード１２は勿論接地電位に引下
げられる。最下段の波形３３は、信号線３３上の
電圧と時間の関係を表わしている。この信号はほ
ぼ閾値２つ分だけVDDより低い値であるか、又は
トランジスタ３０がイネーブルされかつがロ
ーであれば接地電位（破線で図示）にある。トラ
ンジスタ１１，１３，１４及び１５で代表される
ノアゲート・デコーダが破線２９内の４本の行選
択線の１本を選択する信号をデコードしていると
きには、ノード１２はハイ状態（破線部分で図
示）に留つてトランジスタ３０をイネーブル状態
に保持し、このトランジスタはがローになつ
たときに信号線３３をローに引下げる。従つてこ
の場合、行選択信号RS０，RS１，RS２及びRS
３は行線Ｒ０，Ｒ１，Ｒ２及びＲ３のそれぞれの
接地又は選択を制御する。 回路実装上の制約があれば、トランジスタ３０
のゲート電極をノード１２に直結することもでき
る。そのような構成によつても同様の回路動作が
行われる。 以上詳細に説明したように、多数のトランジス
タを使用することなく、選択されなかつた行選択
線を所定電位に保持するのに極めて有効なクワイ
アツト行選択回路が提供された。さらに付加され
たトランジスタは、消費電力及びチツプ占有面積
が小さい。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/094,004 US4259731A (en) | 1979-11-14 | 1979-11-14 | Quiet row selection circuitry |
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|---|---|
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ID=22242192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56500156A Expired JPH0146957B2 (ja) | 1979-11-14 | 1980-10-14 |
Country Status (4)
| Country | Link |
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| JP (1) | JPH0146957B2 (ja) |
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-
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- 1980-10-14 EP EP19800902375 patent/EP0039733A4/en not_active Ceased
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