JPH0147899B2 - - Google Patents
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- Publication number
- JPH0147899B2 JPH0147899B2 JP55084747A JP8474780A JPH0147899B2 JP H0147899 B2 JPH0147899 B2 JP H0147899B2 JP 55084747 A JP55084747 A JP 55084747A JP 8474780 A JP8474780 A JP 8474780A JP H0147899 B2 JPH0147899 B2 JP H0147899B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- semiconductor substrate
- substrate
- circuit
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/311—Design considerations for internal polarisation in bipolar devices
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路の半導体基板バイアス
方法に関するものである。
方法に関するものである。
半導体集積回路では、一般に半導体基板上に形
成された一導電型の半導体層に複数の島状領域を
逆バイアスされたPN接合、あるいは誘電体物質
等によつて分離して形成し、この各島状領域中に
トランジスタ、抵抗等の素子を形成している。例
えば、従来Ｐ型半導体基板を用いその上にPN接
合によつて個々に分離してＮ型の島状領域を形成
したPN接合分離型集積回路では、Ｐ型半導体基
板（以後単にＰ型基板という）を回路の最低電位
端子に接続することによつてＰ型基板と各Ｎ型島
状領域（以下Ｎ型アイランドという）とのPN接
合を逆方向にバイアスし各Ｎ型アイランド間の絶
縁を行なつている。しかしアナログスイツチ、
ACプラズマデスプレイドライバー等においてＮ
型アイランドの電位がパルス信号あるいは交流信
号で駆動されるとＮ型アイランドとＰ型基板との
間のPN接合容量（以後基板容量）に充放電電流
が流れる。特に、駆動周波数が高くなり集積回路
の規模が大きくなると充放電々流を供給するため
の電力消費が増大するとともに、集積回路内部の
発熱も増加する等の欠点があつた。
成された一導電型の半導体層に複数の島状領域を
逆バイアスされたPN接合、あるいは誘電体物質
等によつて分離して形成し、この各島状領域中に
トランジスタ、抵抗等の素子を形成している。例
えば、従来Ｐ型半導体基板を用いその上にPN接
合によつて個々に分離してＮ型の島状領域を形成
したPN接合分離型集積回路では、Ｐ型半導体基
板（以後単にＰ型基板という）を回路の最低電位
端子に接続することによつてＰ型基板と各Ｎ型島
状領域（以下Ｎ型アイランドという）とのPN接
合を逆方向にバイアスし各Ｎ型アイランド間の絶
縁を行なつている。しかしアナログスイツチ、
ACプラズマデスプレイドライバー等においてＮ
型アイランドの電位がパルス信号あるいは交流信
号で駆動されるとＮ型アイランドとＰ型基板との
間のPN接合容量（以後基板容量）に充放電電流
が流れる。特に、駆動周波数が高くなり集積回路
の規模が大きくなると充放電々流を供給するため
の電力消費が増大するとともに、集積回路内部の
発熱も増加する等の欠点があつた。
また、各Ｎ型アイランドの絶縁に誘電体物質を
用いた誘電体分離型の集積回路でもも半導体基板
を一定電位に接続するとＮ型アイランドとＰ型基
板との間の誘電体容量に充放電々流が流れるため
同様な欠点がある。
用いた誘電体分離型の集積回路でもも半導体基板
を一定電位に接続するとＮ型アイランドとＰ型基
板との間の誘電体容量に充放電々流が流れるため
同様な欠点がある。
本発明の目的はこれらの欠点を取り除いた半導
体集積回路を提供することにある。
体集積回路を提供することにある。
本発明の集積回路では、半導体基板をダイオー
ドを介してのみ回路の一定電圧端子に接続してい
る。これにより半導体基板は電位の最大値あるい
は最小値がダイオードの順方向電圧を介して一定
電圧に固定される。特に、Ｐ型基板を順方向ダイ
オードを介し回路の最低電位に接続した場合に
は、Ｐ型基板電位の最大値はほぼ回路の最低電位
に固定される。
ドを介してのみ回路の一定電圧端子に接続してい
る。これにより半導体基板は電位の最大値あるい
は最小値がダイオードの順方向電圧を介して一定
電圧に固定される。特に、Ｐ型基板を順方向ダイ
オードを介し回路の最低電位に接続した場合に
は、Ｐ型基板電位の最大値はほぼ回路の最低電位
に固定される。
このように本発明によれば、島状領域をパルス
信号等で駆動すると、基板容量をパルス信号の波
高値で一旦充電した後、基板電位はパルス信号に
追従して変動する。従つて、以後、基板容量への
充放電々流はほとんどなくなり、基板容量を充放
電するための電力消費を著しく減少させる。更に
基板電極の最高値あるいは最低値を一定電位に固
定するため、半導体基板をフローテングにした時
にPN接含分離型や、誘電体分離型の半導体集積
回路でそれぞれ生じ易い寄生サイリスタ効果、寄
生MOS効果を防ぐこつができる。
信号等で駆動すると、基板容量をパルス信号の波
高値で一旦充電した後、基板電位はパルス信号に
追従して変動する。従つて、以後、基板容量への
充放電々流はほとんどなくなり、基板容量を充放
電するための電力消費を著しく減少させる。更に
基板電極の最高値あるいは最低値を一定電位に固
定するため、半導体基板をフローテングにした時
にPN接含分離型や、誘電体分離型の半導体集積
回路でそれぞれ生じ易い寄生サイリスタ効果、寄
生MOS効果を防ぐこつができる。
以下に、図面を参照して設明する。
第１図はACプラズマデスプレイドライバー回
路をＰ型半導体基板を用いた従来のPN接合分離
型の集積回路で実現した場合の等価回路図の一部
を表わす。入力１及びゲート２端子にそれぞれ第
４図に示す入力信号VINおよびゲート信号VGATEが
印加されると、出力端子３に出力電圧Vputの波形
が現われる。このとき、トランジスタQ1とQ2の
コレクタは半導体基板との間にPN接合による基
板容量C1，C2をもつており、C1，C2への充放電
電流ICHG(b)が流れる。第１図の回におけるゲート
信号VGATEが低レベルにある場合の平均充電々流
ICHGは、 C1＝6PF，C2＝6PF，PW＝2μs，VP＝150Vと
して ICHG＝C1＋C2／PWVPS＝0.9mA 例えば第１図の回路を40回路含むACプラズマ
デスプレイドライバー用半導体集積回路の場合 ICHG＝0.9×40＝36mA これによる消費電力の増加は5.4Wになる。
路をＰ型半導体基板を用いた従来のPN接合分離
型の集積回路で実現した場合の等価回路図の一部
を表わす。入力１及びゲート２端子にそれぞれ第
４図に示す入力信号VINおよびゲート信号VGATEが
印加されると、出力端子３に出力電圧Vputの波形
が現われる。このとき、トランジスタQ1とQ2の
コレクタは半導体基板との間にPN接合による基
板容量C1，C2をもつており、C1，C2への充放電
電流ICHG(b)が流れる。第１図の回におけるゲート
信号VGATEが低レベルにある場合の平均充電々流
ICHGは、 C1＝6PF，C2＝6PF，PW＝2μs，VP＝150Vと
して ICHG＝C1＋C2／PWVPS＝0.9mA 例えば第１図の回路を40回路含むACプラズマ
デスプレイドライバー用半導体集積回路の場合 ICHG＝0.9×40＝36mA これによる消費電力の増加は5.4Wになる。
第２図及び第３図は、本発明の一実施例による
ACプラズマデスプレイドライバー用半導体集積
回路の等価回路と断面図の一部である。Ｐ型半導
体基板１０上にＮ型アイランド１１，１２を有
し、各Ｎ型アイランドにトランジスタQ1，Q2が
形成されている。回路の接地端子５′はＰ型半導
体基板１０とは別に接地電位を与えてＰ型半導体
基板１０はフローテイングとしてある。等価回路
は第１図の従来例とほぼ同じであるが、Ｐ型半導
体基板１０は端子４からダイオードＤ１を介して
端子６で接地電位よりも若干低い電位、例えば−
1Vである負電源−Vsに接続されている。半導体
基板１０の電位は固定されておらず、Ｎ型アイラ
ンド１１，１２と半導体基板１０との間の基板１
０との間の基板容量C1，C2とダイオードD1の容
量C3とで決まりその電位VSUBは入力電圧VINと連
動して変化して、第４図の基板電圧VSUBに示す波
形になる。なお、−Vs＋VF（D1の順方向電圧）＜０
としておくことによつて、基板電位VSUBは入力信
号Vinに比し常に負であり、トランジスタQ1，Q2
のコレクタのＮアイランド１１，１２は逆バイア
スされたPN接合によつて電気的に絶縁される。
ACプラズマデスプレイドライバー用半導体集積
回路の等価回路と断面図の一部である。Ｐ型半導
体基板１０上にＮ型アイランド１１，１２を有
し、各Ｎ型アイランドにトランジスタQ1，Q2が
形成されている。回路の接地端子５′はＰ型半導
体基板１０とは別に接地電位を与えてＰ型半導体
基板１０はフローテイングとしてある。等価回路
は第１図の従来例とほぼ同じであるが、Ｐ型半導
体基板１０は端子４からダイオードＤ１を介して
端子６で接地電位よりも若干低い電位、例えば−
1Vである負電源−Vsに接続されている。半導体
基板１０の電位は固定されておらず、Ｎ型アイラ
ンド１１，１２と半導体基板１０との間の基板１
０との間の基板容量C1，C2とダイオードD1の容
量C3とで決まりその電位VSUBは入力電圧VINと連
動して変化して、第４図の基板電圧VSUBに示す波
形になる。なお、−Vs＋VF（D1の順方向電圧）＜０
としておくことによつて、基板電位VSUBは入力信
号Vinに比し常に負であり、トランジスタQ1，Q2
のコレクタのＮアイランド１１，１２は逆バイア
スされたPN接合によつて電気的に絶縁される。
本実施例における基板容量Ｃ１，Ｃ２への充放
電々流ICHG(a)は基板容量C1，C2の並列容量とダイ
オードD1の接合容量C1との直列容量によつて決
まる。
電々流ICHG(a)は基板容量C1，C2の並列容量とダイ
オードD1の接合容量C1との直列容量によつて決
まる。
従つて、ゲート信号VGATEが低くレベルにある
場合の平均充電々流ICHGは C3＝0.5PFとして ICHG＝C3／PWVCS＝C3／PW×C1＋C2／C1＋C2＋C3Vp ＝0.036mA 本実施例の回路を40回路含むACプラズマデス
プレイードライバー用半導体集積回路の場合の全
電流と消費電力の増加分は ICHG＝1.44mA Ploss＝0.216W と従来の回路に対して著しく減少する。
場合の平均充電々流ICHGは C3＝0.5PFとして ICHG＝C3／PWVCS＝C3／PW×C1＋C2／C1＋C2＋C3Vp ＝0.036mA 本実施例の回路を40回路含むACプラズマデス
プレイードライバー用半導体集積回路の場合の全
電流と消費電力の増加分は ICHG＝1.44mA Ploss＝0.216W と従来の回路に対して著しく減少する。
このように、回路の接地電位端子５には半導体
基板１０とは別に固定電位を与え、半導体基板１
０は電位的に浮遊状態とし、さらに素子間の絶縁
分離を確保するために半導体基板１０に順方向ダ
イオードD1を介して前述の固定電位より若干低
い電位（1V以上）を与えることにより、絶縁分
離のための寄性容量への充放電電流を極めて少く
することができる。
基板１０とは別に固定電位を与え、半導体基板１
０は電位的に浮遊状態とし、さらに素子間の絶縁
分離を確保するために半導体基板１０に順方向ダ
イオードD1を介して前述の固定電位より若干低
い電位（1V以上）を与えることにより、絶縁分
離のための寄性容量への充放電電流を極めて少く
することができる。
なお実施例ではＰ型基板を用いたPN接合分離
型のACプラズマデスプレイドライバー回路につ
いて述べたが、アナログスイツチ等の回路にも同
様に適用される。更にＮ型基板を用いる場合は
D1を最高電位に接続することにより同様な効果
が得られる。
型のACプラズマデスプレイドライバー回路につ
いて述べたが、アナログスイツチ等の回路にも同
様に適用される。更にＮ型基板を用いる場合は
D1を最高電位に接続することにより同様な効果
が得られる。
第１図は従来のACプラズマデスプレイドライ
バー用半導体集積回路の等価回路の一部、第２図
は本発明の一実施例によるACプラズマデスプレ
イドライバー用半導体集積回路の等価回路の一
部、第３図は上記一実施例の集積回路の断面図の
一部、第４図は各部の波形図で、VINはACプラ
ズマデスプレイドライバーの入力パルス電圧、
VGATEはゲート電圧、VOUTは出力電圧、VSUBは、
基板電位、ICHG(a)は第２図の実施例での基板容量
充放電々流、ICHG(b)は従来の回路における基板充
放電々流をそれぞれ示す。 １……駆動パルスの入力端子、２……ゲート端
子、３……出力端子、４……基板端子、５，５′
……接地端子、６……−VS電圧を供給する端子、
１０……Ｐ型半導体基板、１１，１２……アイラ
ンド。
バー用半導体集積回路の等価回路の一部、第２図
は本発明の一実施例によるACプラズマデスプレ
イドライバー用半導体集積回路の等価回路の一
部、第３図は上記一実施例の集積回路の断面図の
一部、第４図は各部の波形図で、VINはACプラ
ズマデスプレイドライバーの入力パルス電圧、
VGATEはゲート電圧、VOUTは出力電圧、VSUBは、
基板電位、ICHG(a)は第２図の実施例での基板容量
充放電々流、ICHG(b)は従来の回路における基板充
放電々流をそれぞれ示す。 １……駆動パルスの入力端子、２……ゲート端
子、３……出力端子、４……基板端子、５，５′
……接地端子、６……−VS電圧を供給する端子、
１０……Ｐ型半導体基板、１１，１２……アイラ
ンド。
Claims (1)
- １ 半導体基板上にPN接合で分離された複数の
島領域を有し、各島領域に形成した回路素子を配
線して所定の回路を形成し、前記回路素子の中に
島領域をコレクタ領域とするトランジスタを有す
る半導体集積回路において、電圧レベルが基準電
位と第１の電位との間で変化する信号電圧が前記
トランジスタの前記コレクタ領域に供給され、前
記回路の基準電位点に前記半導体基板を介するこ
となく前記基準電位が与えられ、かつ前記半導体
基板にダイオードを介して一定電位が供給されて
おり、前記ダイオードは前記信号電圧の変化に応
じて導通状態となつたり遮断状態となつたりして
前記半導体基板の電位を前記PN接合を順方向に
バイアスすることのない電圧範囲で変動させるこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8474780A JPS5710261A (en) | 1980-06-23 | 1980-06-23 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8474780A JPS5710261A (en) | 1980-06-23 | 1980-06-23 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5710261A JPS5710261A (en) | 1982-01-19 |
| JPH0147899B2 true JPH0147899B2 (ja) | 1989-10-17 |
Family
ID=13839278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8474780A Granted JPS5710261A (en) | 1980-06-23 | 1980-06-23 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5710261A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168752A (ja) * | 1982-03-29 | 1983-10-05 | 清水建設株式会社 | れんが造建築物 |
| JPS6065854A (ja) * | 1983-09-21 | 1985-04-15 | スパンクリ−ト製造株式会社 | コンクリ−トスラブの構築方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532014B2 (ja) * | 1972-08-02 | 1978-01-24 | ||
| JPS5056183A (ja) * | 1973-09-14 | 1975-05-16 |
-
1980
- 1980-06-23 JP JP8474780A patent/JPS5710261A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5710261A (en) | 1982-01-19 |
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