JPH0148576B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、データ転送装置に関し、特に、先取
りバイトカウンタを有する転送装置の改良に関す
る。

従来技術 従来、この種転送装置は、入出力装置との入出
力インタフエースを制御する複数のチヤネル装置
と、上記各チヤネル装置の動作を制御するチヤネ
ル制御装置を備え、前記各チヤネル装置は、最大
１個の先取りバイトカウントレジスタを有して、
データチエインを有するコマンドに対しては、前
記チヤネル制御装置がチヤネルプログラムの次の
コマンドを先取りして、前記先取りバイトカウン
トレジスタにそのバイトカウントを格納しておい
て、最初のコマンドによるデータ転送に引続いて
次のコマンドの転送を行うようにしている。次の
コマンドの転送を行つている間に、その次のコマ
ンドの先取りを行えば、充分であるとして、従来
は、上記先取りバイトカウンタは、１個のみしか
備えられていない。データ転送の平均時間が、チ
ヤネル制御装置が転送の前準備として、それぞれ
のチヤネルへバイトカウントやフラグ類を設定す
る処理時間に比して充分大である場合は、上述の
従来回路で問題はない。

もし、多数のチヤネル装置が同時動作を行い、
チヤネル制御装置の負荷が大であるときは、ある
チヤネルのデータチエイン処理が遅れて次バイト
カウントが格納されないうちに、入出力装置がデ
ータ転送を要求することがある。入出力装置のデ
ータ転送要求から一定時間内に次バイトカウント
が格納されないときは、データ転送が不可能とな
る。これをオーバランという。従来の転送装置
は、バイトカウンタ１個のみでオーバランの起る
確率は、充分小であつた。

しかし、最近では、ストリーミングモードによ
つて転送速度の速いチヤネルが出現している。従
来のチヤネルが第１図ａに示すように、入出力装
置との間でストローブ信号STIとSTO信号を授
受しながら両装置のストローブ信号の１往復で１
つのデータを授受していたのに対し、ストリーミ
ングモードのチヤネルでは、同図ｂに示すよう
に、入出力装置から周期的にSTI信号を送出し
て、チヤネル側では上記STI信号を受信して該信
号によつてSTO信号を作成してデータをサンプ
ルすることにより、大量のデータを高速に転送す
ることが可能である。

このようなデータ転送速度の高速なチヤネルの
１回のデータチエインのバイトカウントが従来と
同程度であるとすれば、前記チヤネル制御装置の
データ転送前準備処理およびデータチエイン処理
の時間は、もはや充分速いとは言い難く、従来の
データ転送装置は、データチエイン処理時のオー
バラン確率が確実に大きくなるという欠点があ
る。

オーバランを起こしたことを確認するのは、通
常入出力装置であるが、入出力装置は、現在実行
中のデータ転送がオーバランであることを検出す
ると、データ転送装置に対してオーバランを報告
すると同時に、該データ転送を再試行しようとす
る。このため、オーバランが起こると、オーバラ
ン処理時間と再試行時間を含めて、非常に大きな
時間を消費し、ストリーミングモードにした利点
が喪失され、データ転送装置および入出力装置双
方の負荷を増大させるという欠点がある。

発明の目的 本発明の目的は、上述の欠点を解決し、ストリ
ーミングモード等の高速チヤネルを複数台含んだ
場合でもオーバラン耐力の大きいデータ転送装置
を提供することにある。

発明の構成 本発明のデータ転送装置は、入出力装置との入
出力インタフエースを制御する複数台のチヤネル
装置と、前記各チヤネル装置の動作を制御するチ
ヤネル制御装置とを備えたデータ転送装置におい
て、前記チヤネル装置は、転送バイトカウントレ
ジスタと、第１および第２の先取りバイトカウン
トレジスタと、前記転送バイトカウントレジスタ
の出力を演算する演算器と、該演算器の出力と前
記第１の先取りバイトカウンタの出力とを入力し
て後記書込みタイミング制御回路の出力によつて
択一的に選択出力して前記転送バイトカウントレ
ジスタに入力させるセレクタ回路と、前記第１お
よび第２の先取りバイトカウントレジスタのセツ
ト／スルー条件および前記セレクタ回路の選択条
件等を決定しこれらの動作を制御する書込みタイ
ミング制御回路と、入出力装置との入出力インタ
フエースを制御するインタフエース制御回路とを
備えて、前記チヤネル制御装置は、データチエイ
ン動作時においては、チヤネルプログラムの次コ
マンドおよび必要なときはその次のコマンドの先
取りを行つて前記転送バイトカウンタ、第１の先
取りバイトカウンタ、第２の先取りバイトカウン
タの順に各コマンドのバイトカウントを格納し、
最初のコマンドの転送中は前記セレクタ回路は前
記演算器の出力を選択して前記転送バイトカウン
トレジスタに入力させて該レジスタ内の値を１ず
つ減じさせ、該レジスタの内容が０になつたとき
は、前記第１の先取りバイトカウントレジスタの
出力を選択して前記転送バイトカウントレジスタ
に入力させ、前記第１の先取りバイトカウントレ
ジスタには前記第２の先取りバイトカウントレジ
スタの内容が移送されることを特徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に
説明する。

第２図は、本発明の一実施例を示すブロツク図
である。すなわち、本データ転送装置１０は、複
数台のチヤネル装置を入出力装置５０〜５ｎに接
続し、メモリ制御装置２０を介して主記憶装置４
０および中央処理装置３０に接続されている。デ
ータ転送装置１０は第３図に示すように、チヤネ
ル制御装置１１０と複数のストリーミングモード
チヤネル１０１〜１０３とを含んで構成され、チ
ヤネル制御装置１１０によつてストリーミングモ
ードチヤネル１０１〜１０３等の動作を制御す
る。ストリーミングモードチヤネル１０１は、転
送バイトカウントレジスタ１１４と、第１の先取
りバイトカウントレジスタ１１２と、第２の先取
りバイトカウントレジスタ１１１と、セレクタ回
路１１３と、演算器１１５と、書込みタイミング
制御回路１１６と、インターフエース制御回路１
１７等から構成される。第２の先取りバイトカウ
ントレジスタ１１１は、レジスタへの書込み線１
２３および装置間インタフエース１２２によつて
チヤネル制御装置１１０に接続される。第２の先
取りバイトカウントレジスタ１１１の出力は、レ
ジスタへの書込み線１２４によつて第１の先取り
レジスタ１１２に接続され、第１の先取りバイト
カウントレジスタ１１２の出力は、出力線１２５
によつてセレクタ回路１１３に入力させる。セレ
クタ回路１１３には演算器１１５の出力も出力線
１２８によつて入力されていて、セレクタ回路１
１３は書込みタイミング制御回路１１６の指示に
よつて上記２つの入力を択一的に選択出力して、
レジスタへの書込み線１２６を介して転送バイト
カウントレジスタ１１４に入力させる。転送バイ
トカウントレジスタ１１４の出力は、出力線１２
７によつて演算器１１５に入力され、インタフエ
ース制御回路１１７に１バイト取込まれるごとに
−１加算されて出力線１２８に出力される。書込
みタイミング制御回路１１６は、上記第２の先取
りバイトカウントレジスタ１１１、第１の先取り
バイトカウントレジスタ１１２、セレクタ回路１
１３、転送バイトカウントレジスタ１１４、演算
器１１５等の動作を後述するように制御するため
の回路である。

チヤネル制御装置１１０は、装置間インタフエ
ース１２１によつて前記メモリ制御装置２０に接
続され、データ転送時のチヤネル動作を制御し、
データチエイン動作時には、次コマンドを先取り
し、先取りしたコマンドのバイトカウントを各チ
ヤネルの第２の先取りバイトカウントレジスタ１
１１等に供給する。必要に応じて、その次のコマ
ンドの先取りおよびそのバイトカウントの各チヤ
ネルへの供給も行なう。

次に、第４図に示したチヤネルプログラムが第
２図の主記憶装置４０上において実行される場合
を例にとつて、本実施例の動作について説明す
る。主記憶装置４０のアドレス0FE0（16進表示）
に入力コマンドと、データチエインを示すフラグ
“１”と、バイトカウントが32であることを示す
データが格納され、アドレス0FE4にはデータア
ドレス０番地が格納されている。アドレス0FE8
のコマンドは、データチエインを“１”とし、32
番地から32バイトのデータ転送を指示している。
アドレス0FE0のコマンドも同様にデータチエイ
ンを“１”として、64番地から32バイトのデータ
転送を指示し、アドレス0FF8のコマンドはデー
タチエインを“０”として96番地から32バイトの
データ転送を指示している。

中央処理装置３０において、入出力動作が要求
されると、データ転送装置１０に対して入出力命
令が発行される。装置間インタフエース１２１を
介して上記入出力命令を受取つたチヤネル制御装
置１１０は、装置間インタフエース１２１を介し
て主記憶装置４０からチヤネルプログラムを取つ
てくる。第４図の例では、第１コマンドは、アド
レス0000からの32バイトの転送およびデータチエ
インを指示している。このとき、チヤネル制御装
置１１０は再び装置間インタフエース１２１を介
して主記憶装置４０から次コマンドの先取りを行
なう。第２コマンドもデータチエインを指示して
いるので、もう１度次のコマンドの先取りをす
る。３個のコマンドの先取りを完了したチヤネル
制御装置１１０は、装置間インタフエース１２２
を介してストリーミングモードチヤネル１０１内
の３つのバイトカウントレジスタへ上記各コマン
ドのバイトカウントを順次格納する。先ず、第１
コマンドのバイトカウント３２を転送バイトカウ
ントレジスタ１１４へ格納するときは、書込みタ
イミング制御回路１１６によつて第２の先取りバ
イトカウントレジスタ１１１および第１の先取り
バイトカウントレジスタ１１２をスルー状態に制
御し、セレクタ回路１１３はレジスタからの出力
線１２５を選択するように制御される。次に、第
２コマンドのバイトカウント３２を第１の先取り
バイトカウントレジスタ１１２に格納するとき
は、転送バイトカウントレジスタ１１４はホール
ドに、第２の先取りバイトカウントレジスタ１１
１はスルーに制御される。第３コマンドのバイト
カウント３２を第２の先取りバイトカウントレジ
スタ１１１に格納するときは、転送バイトカウン
トレジスタ１１４、第１の先取りバイトカウント
レジスタ１１２はホールドとなる。そして、上記
３つのバイトカウントをそれぞれのレジスタに格
納すると、チヤネル制御装置１１０は、ストリー
ミングモードチヤネル１０１に対して起動指示を
かけ、該起動指示を受取つた書込みタイミング制
御回路１１６は、セレクタ回路１１３に演算器１
１５の出力を選択するように制御する。従つて、
転送バイトカウントレジスタ１１４の内容は、入
出力装置５０から装置間インタフエース１３６を
介して１バイトのデータがインタフエース制御回
路１１７に入力し装置間インタフエース１２２を
介して主記憶装置４０に転送されるごとに１ずつ
減じられる。32バイトの転送が完了すると転送バ
イトカウントレジスタ１１４の値が（０）にな
り、書込みタイミング制御回路１１６は演算器１
１５演算結果出力線１２９によつて転送バイトカ
ウントレジスタ１１４の値が（０）になつたこと
を知る。そして、制御線１３０〜１３３によつて
第１の先取りバイトカウントレジスタ１１２の内
容を転送バイトカウントレジスタ１１４へ移送さ
せ、第２の先取りバイトカウントレジスタ１１１
の内容を第１の先取りバイトカウントレジスタ１
１２へ移送させる。これにより、データチエイン
後の転送は、装置間インタフエース１３６を介し
て入出力装置５０と続行することができる。同時
に、制御線１３４および装置間インタフエース１
２２を使用して、さらにデータチエイン処理が必
要なことをチヤネル制御装置１１０へ報告する。
報告を受けたチヤネル制御装置１１０は、第４コ
マンドの先取りを行ない、第４コマンドがデータ
チエインを指示していないことから、それ以上の
先取りは行わずに、装置間インタフエース１２
２、レジスタへの書込み線１２３を介して、第４
コマンドのバイトカウント３２を第２の先取りバ
イトカウントレジスタ１１１に格納する。このと
き、書込みタイミング制御回路１１６は、第１の
先取りバイトカウントレジスタ１１２の内容が転
送バイトカウントレジスタ１１４へ移送ずみであ
るか否かに応じて、移送ずみであれば、第２の先
取りバイトカウントレジスタ１１１をスルーとし
て上記第４コマンドのバイトカウント３２は第１
の先取りバイトカウントレジスタ１１２に直接格
納される。

本実施例においては、３つのバイトカウントレ
ジスタ１１１，１１２，１１４に先取りバイトカ
ウントを移送することにより、チヤネル制御装置
１１０のデータチエイン処理に時間的余裕を生
じ、本来ならば、32バイトの転送中に行なうべき
データチエイン処理を64バイトの転送時間中に行
なえばよいことになる。従つて、データ転送が高
速に行なわれても、オーバランを生じないという
効果がある。

発明の効果 以上のように、本発明においては、ストリーミ
ングモード等の高速チヤネル装置内に、先取りバ
イトカウンタを２個備えることにより、チヤネル
制御装置のデータチエイン処理時間に余裕を生じ
させる構成としたから、オーバラン耐力の大きな
データ転送装置を提供できるという効果がある。

【図面の簡単な説明】

第１図は従来のチヤネルとストリーミングチヤ
ネルの相違を説明するためのタイミング図、第２
図は本発明の一実施例を示すブロツク図、第３図
は上記実施例のデータ転送装置の詳細を示すブロ
ツク図、第４図は上記実施例が実行すべきチヤネ
ルプログラムの一例を示す図である。 図において、１０：データ転送装置、２０：メ
モリ制御装置、３０：中央処理装置、４０：主記
憶装置、５０〜５ｎ：入出力装置、１１０：チヤ
ネル制御装置、１０１〜１０３：ストリーミング
モードチヤネル、１１１：第２の先取りバイトカ
ウントレジスタ、１１２：第１の先取りバイトカ
ウントレジスタ、１１３：セレクタ回路、１１
４：転送バイトカウントレジスタ、１１５：演算
器、１１６：書込みタイミング制御回路、１１
７：インタフエース制御回路、１２１，１２２，
１３６〜１４０：装置間インタフエース、１２
３，１２４，１２６：レジスタへの書込み線、１
２５，１２７：レジスタからの出力線、１２８：
演算器出力線、１２９：演算結果出力線、１３０
〜１３５：制御線。

Claims (1)

1. 【特許請求の範囲】 １ 入出力装置との入出力インタフエースを制御
   する複数台のチヤネル装置と、前記各チヤネル装
   置の動作を制御するチヤネル制御装置とを備えた
   データ転送装置において、 前記チヤネル装置は、転送バイトカウントレジ
   スタと、第１および第２の先取りバイトカウント
   レジスタと、前記転送バイトカウントレジスタの
   出力を演算する演算器と、該演算器の出力および
   前記第１の先取りバイトカウンタの出力を入力し
   この二つの出力を択一的に選択して前記転送バイ
   トカウントレジスタに入力させるセレクタ回路
   と、前記第１および第２の先取りバイトカウント
   レジスタのセツトまたはスルーの条件および前記
   セレクタ回路の選択条件を決定しこれらの動作を
   制御する書込みタイミング制御回路と、入出力装
   置との入出力インタフエースを制御するインタフ
   エース制御回路とを備え、 前記チヤネル制御装置は、データチエイン動作
   時にチヤネルプログラムの次コマンドおよび必要
   なときはその次のコマンドの先取りを行つて前記
   転送バイトカウンタ、第１の先取りバイトカウン
   タ、第２の先取りバイトカウンタの順に各コマン
   ドのバイトカウントを格納させる手段と、最初の
   コマンドの転送中は前記セレクタ回路は前記演算
   器の出力を選択して前記転送バイトカウントレジ
   スタに入力させて該レジスタ内の値を１ずつ減じ
   させる手段と、該レジスタの内容が０になつたと
   き前記第１の先取りバイトカウントレジスタの出
   力を選択して前記転送バイトカウントレジスタに
   入力させる手段とを備えたことを特徴とするデー
   タ転送装置。