JPH0148700B2 - - Google Patents
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- JPH0148700B2 JPH0148700B2 JP56096943A JP9694381A JPH0148700B2 JP H0148700 B2 JPH0148700 B2 JP H0148700B2 JP 56096943 A JP56096943 A JP 56096943A JP 9694381 A JP9694381 A JP 9694381A JP H0148700 B2 JPH0148700 B2 JP H0148700B2
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- circuit
- signal
- bit
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- counter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H5/00—Instruments in which the tones are generated by means of electronic generators
- G10H5/02—Instruments in which the tones are generated by means of electronic generators using generation of basic tones
- G10H5/06—Instruments in which the tones are generated by means of electronic generators using generation of basic tones tones generated by frequency multiplication or division of a basic tone
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S84/00—Music
- Y10S84/11—Frequency dividers
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
Description
この発明は、分周比データが示す分周比に対応
した分周信号を得る分周装置に関し、特に電子楽
器の音源回路等に用いるのに適した分周装置に関
する。 電子楽器の音源回路には、発音すべき楽音の音
高に対応した周期信号（音源信号）を得るために
所定周波数のマスタクロツクパルスを分周する分
周回路が用いられている。ところで、上記のよう
な分周回路にあつては分周した周期信号の周波数
誤差（セント誤差）を小さくするために分周比を
かなり大きな値に設定する必要があり、回路構成
もかなり複雑なものとなつていた。 この発明は、上記実情に鑑みてなされたもの
で、簡単な構成により大きな分周比の分周出力が
得られるようにした新規な分周装置を提供するこ
とを目的とする。 この発明によれば、所定のクロツクパルスによ
り駆動されるカウンタの計数出力に基づき、１ビ
ツトのみに信号が生じ、かつ該信号が生じる割合
が各ビツトの重みに対応する周期データを形成
し、該周期データと分周比データとを各ビツト別
に比較し、ともに信号が存在するビツトが生じる
と前記カウンタの計数動作を所定数カウンタ（例
えば１カウンタ）だけ停止させ、該カウンタの計
数出力から前記分周比データに対応した周期信号
（分周出力）を得るようにしている。 以下、この発明の実施例を添付図面を参照して
詳細に説明する。 第１図は、この発明に係わる分周装置をブロツ
ク図で示したものである。カウンタ１０は所定の
クロツクパルスφによつて駆動されるバイナリカ
ウンタで、好しくは同期式カウンタが用いられ
る。カウンタ１０の計数出力Ｑは周期データ形成
回路２０に加えられる。周期データ形成回路２０
は、カウンタ１０の計数出力Ｑに基づき、１ビツ
トの内容のみが“１”となりかつ各ビツトの内容
が“１”となる割合が各ビツトの重みに対応する
周期データCDを形成する。この周期データCDの
理解を容易にするために、カウンタ１０のビツト
数が４である場合の周期データCDの１例を第１
表に示す。
した分周信号を得る分周装置に関し、特に電子楽
器の音源回路等に用いるのに適した分周装置に関
する。 電子楽器の音源回路には、発音すべき楽音の音
高に対応した周期信号（音源信号）を得るために
所定周波数のマスタクロツクパルスを分周する分
周回路が用いられている。ところで、上記のよう
な分周回路にあつては分周した周期信号の周波数
誤差（セント誤差）を小さくするために分周比を
かなり大きな値に設定する必要があり、回路構成
もかなり複雑なものとなつていた。 この発明は、上記実情に鑑みてなされたもの
で、簡単な構成により大きな分周比の分周出力が
得られるようにした新規な分周装置を提供するこ
とを目的とする。 この発明によれば、所定のクロツクパルスによ
り駆動されるカウンタの計数出力に基づき、１ビ
ツトのみに信号が生じ、かつ該信号が生じる割合
が各ビツトの重みに対応する周期データを形成
し、該周期データと分周比データとを各ビツト別
に比較し、ともに信号が存在するビツトが生じる
と前記カウンタの計数動作を所定数カウンタ（例
えば１カウンタ）だけ停止させ、該カウンタの計
数出力から前記分周比データに対応した周期信号
（分周出力）を得るようにしている。 以下、この発明の実施例を添付図面を参照して
詳細に説明する。 第１図は、この発明に係わる分周装置をブロツ
ク図で示したものである。カウンタ１０は所定の
クロツクパルスφによつて駆動されるバイナリカ
ウンタで、好しくは同期式カウンタが用いられ
る。カウンタ１０の計数出力Ｑは周期データ形成
回路２０に加えられる。周期データ形成回路２０
は、カウンタ１０の計数出力Ｑに基づき、１ビツ
トの内容のみが“１”となりかつ各ビツトの内容
が“１”となる割合が各ビツトの重みに対応する
周期データCDを形成する。この周期データCDの
理解を容易にするために、カウンタ１０のビツト
数が４である場合の周期データCDの１例を第１
表に示す。
【表】
第１表において、Q4〜Q1はカウンタ１０の計
数出力Ｑの各ビツトを示し、CD4〜CD1は周期デ
ータ形成回路２０によつて形成される周期データ
CDの各ビツトを示している。すなわち周期デー
タ形成回路２０からは、第１表に示した周期デー
タCD4〜CD1がカウンタ１０の計数出力Q4〜Q1に
対応して繰り返して発生される。この周期データ
CD4〜CD1は、いずれか１ビツトのみが“１”と
なり、各ビツトCD4〜CD1が“１”となる割合は
それぞれ、「8/16」、「4/16」、「2/16」、「1/16」と
なつている。すなわち各ビツトCD4〜CD1が
“１”となる割合はそれぞれ当該ビツトの重み、
「８」、「４」、「２」、「１」に対応している。 周期のデータ形成回路２０から発生される上記
周期データCDは禁止回路３０に加えられる。他
方禁止回路３０には分周比を指示する分周比デー
タDDが加えられている。この分周比データDD
は、上記周期データCDと同一のビツト数からな
るバイナリデータである。禁止回路３０は周期デ
ータ形成回路２０から加えられる周期データCD
とこの分周比データDDとを対応するビツト別に
比較し、ともに“１”となるビツトが生じると禁
止信号ISを発生し、この禁止信号ISによつてカウ
ンタ１０の計数動作を１カウンタ分だけ停止させ
る。例えば分周比データDDが「0000」であり、
周期データ形成回路２０から発生される周期デー
タCDが、第１表に示すものであるとすると、周
期データCD（CD4〜CD1）の１サイクルの間に周
期データCDと分周比データDDの対応するビツト
の内容がともに“１”となる状態は生じない。し
たがつてカウンタ１０は１度も停止されることな
く16.φを１サイクルとして動作する。ところが分
周比データDDが例えば「101」である場合は、
周期データCDが第１表に☆印で示した状態にな
る毎に禁止回路３０から禁止信号ISが生じ、この
信号ISによつてカウンタ１０の計数動作はそれぞ
れ１カウンタ分ずつ停止される。したがつてカウ
ンタ１０の１サイクル８・φ＋２・φ＋φ＝11・
φだけ延び、１サイクル27・φで動作することに
なる。 この分周比データDDとカウンタ１０の１サイ
クルＴとの関係を、分周比データDDが４ビツト
のデータDD4〜DD1、カウンタ１０のビツト数が
４、周期データCDのビツト数が４の場合につい
て一般式で示しすと Ｔ＝（24＋DD4×23＋DD3×22 ＋DD2×２＋DD1）φ ………(1) となり、これを表にまとめると第２表のようにな
る。
数出力Ｑの各ビツトを示し、CD4〜CD1は周期デ
ータ形成回路２０によつて形成される周期データ
CDの各ビツトを示している。すなわち周期デー
タ形成回路２０からは、第１表に示した周期デー
タCD4〜CD1がカウンタ１０の計数出力Q4〜Q1に
対応して繰り返して発生される。この周期データ
CD4〜CD1は、いずれか１ビツトのみが“１”と
なり、各ビツトCD4〜CD1が“１”となる割合は
それぞれ、「8/16」、「4/16」、「2/16」、「1/16」と
なつている。すなわち各ビツトCD4〜CD1が
“１”となる割合はそれぞれ当該ビツトの重み、
「８」、「４」、「２」、「１」に対応している。 周期のデータ形成回路２０から発生される上記
周期データCDは禁止回路３０に加えられる。他
方禁止回路３０には分周比を指示する分周比デー
タDDが加えられている。この分周比データDD
は、上記周期データCDと同一のビツト数からな
るバイナリデータである。禁止回路３０は周期デ
ータ形成回路２０から加えられる周期データCD
とこの分周比データDDとを対応するビツト別に
比較し、ともに“１”となるビツトが生じると禁
止信号ISを発生し、この禁止信号ISによつてカウ
ンタ１０の計数動作を１カウンタ分だけ停止させ
る。例えば分周比データDDが「0000」であり、
周期データ形成回路２０から発生される周期デー
タCDが、第１表に示すものであるとすると、周
期データCD（CD4〜CD1）の１サイクルの間に周
期データCDと分周比データDDの対応するビツト
の内容がともに“１”となる状態は生じない。し
たがつてカウンタ１０は１度も停止されることな
く16.φを１サイクルとして動作する。ところが分
周比データDDが例えば「101」である場合は、
周期データCDが第１表に☆印で示した状態にな
る毎に禁止回路３０から禁止信号ISが生じ、この
信号ISによつてカウンタ１０の計数動作はそれぞ
れ１カウンタ分ずつ停止される。したがつてカウ
ンタ１０の１サイクル８・φ＋２・φ＋φ＝11・
φだけ延び、１サイクル27・φで動作することに
なる。 この分周比データDDとカウンタ１０の１サイ
クルＴとの関係を、分周比データDDが４ビツト
のデータDD4〜DD1、カウンタ１０のビツト数が
４、周期データCDのビツト数が４の場合につい
て一般式で示しすと Ｔ＝（24＋DD4×23＋DD3×22 ＋DD2×２＋DD1）φ ………(1) となり、これを表にまとめると第２表のようにな
る。
【表】
【表】
すなわち、この場合、カウンタ１０の動作の１
サイクルＴを分周比データDD4〜DD1の内容に対
応して16・φから31・φまで変化させることがで
きる。同様にカウンタ１０のビツト数がＮ、分周
比データDDがＮビツトのデータDDN〜DD1の場
合、カウンタ１０の動作の１サイクルＴは一般式 Ｔ＝｛2N＋N-1 〓k=0 （DDN-k×2N-K-1）｝φ ………(2) で表わされ、カウンタ１０は分周比データDDN
〜DD1の内容に対応して2N・φから（2N+1−
１）・φまでの周期で動作することになる。 このように、カウンタ１０の動作の１サイクル
Ｔは、分周比データDDに対応して変化し、カウ
ンタ１０の計数出力Ｑはクロツクパルスφを分周
比データDDに対応した分周比で分周した信号に
対応する速度で変化するものとなる。このカウン
タ１０の計数出力Ｑは出力データODとして出力
される。 第２図、第１図に示した分周装置の具体的構成
の一実施例を示したものである。この実施例で
は、カウンタ１０は４個の加算器１１〜１４と４
個のデイレイフリツプフロツプ１５〜１８から構
成される。すなわち加算器１１のデイレイフリツ
プフロツプ１５、加算器１２とデイレイフリツプ
フロツプ１６、加算器１３とデイレイフリツプフ
ロツプ１７、加算器１４とデイレイフリツプフロ
ツプ１８はそれぞれクロツクパルスφに同期して
加算動作を実行する加算回路を形成しており、カ
ウンタ１０は、この加算回路を４個直列に接続す
ることにより、４ビツトバイナリ同期形カウンタ
として構成されている。このカウンタ１０は第１
ビツト（最下位ビツト）に相当する加算器１１の
キヤリイ入力Ciに加わる信号が“１”のときはク
ロツクパルスφに同期してカウント動作を行い、
上記信号が“０”になるとカウント動作を停止す
る。 なお、加算器１１，１２，１３，１４は端子Ci
に加えられた信号と端子Ａに加えられた信号の加
算値を端子Ｓ，S1，S2，S3，S4から出力し、その
キヤリイ信号を端子Coから出力するものである。
すなわち端子Ciに加えられた信号と端子Ａに加え
られた信号がともに“０”または“１”の場合ね
端子Ｓから出力される信号は“０”になり、端子
Ciに加えられる信号と端子Ａに加えられる信号の
いずれか一方のみが“１”である場合、端子Ｓか
ら出力される信号は“１”になる。また端子Co
から端子Ciに加えられる信号と端子Ａに加えられ
る信号がともに“１”の場合のみ信号“１”が出
力される。また、デイレイフリツプフロツプ１
５，１６，１７，１８はそれぞれ端子Ｄに加えら
れた信号を１クロツクパルス分だけ遅延して端子
Ｑから出力するものである。 周期データ形成回路２０は、４個の２入力アン
ド回路２１〜２４から構成され、各アンド回路２
１〜２４には、加算器１１〜１４のキヤリイ入力
Ciに加わる信号およびその加算出力S1〜S4（計数
信号Q1〜Q4）がそれぞれ加えられている。 いまカウンタ１０の加算器１１〜１４のキヤリ
イ入力Ciに加わる信号をそれぞれCi1〜Ci4とし、
また信号Ci1が“１”であるとすると（後述する
ように禁止回路３０で所定の条件が成立していな
い間はこの信号Ci1は“１”である。）、カウンタ
１０の動作およびこの動作に対応してアンド回路
２１〜２４から生じる信号D1〜D4は第３表のよ
うになる。
サイクルＴを分周比データDD4〜DD1の内容に対
応して16・φから31・φまで変化させることがで
きる。同様にカウンタ１０のビツト数がＮ、分周
比データDDがＮビツトのデータDDN〜DD1の場
合、カウンタ１０の動作の１サイクルＴは一般式 Ｔ＝｛2N＋N-1 〓k=0 （DDN-k×2N-K-1）｝φ ………(2) で表わされ、カウンタ１０は分周比データDDN
〜DD1の内容に対応して2N・φから（2N+1−
１）・φまでの周期で動作することになる。 このように、カウンタ１０の動作の１サイクル
Ｔは、分周比データDDに対応して変化し、カウ
ンタ１０の計数出力Ｑはクロツクパルスφを分周
比データDDに対応した分周比で分周した信号に
対応する速度で変化するものとなる。このカウン
タ１０の計数出力Ｑは出力データODとして出力
される。 第２図、第１図に示した分周装置の具体的構成
の一実施例を示したものである。この実施例で
は、カウンタ１０は４個の加算器１１〜１４と４
個のデイレイフリツプフロツプ１５〜１８から構
成される。すなわち加算器１１のデイレイフリツ
プフロツプ１５、加算器１２とデイレイフリツプ
フロツプ１６、加算器１３とデイレイフリツプフ
ロツプ１７、加算器１４とデイレイフリツプフロ
ツプ１８はそれぞれクロツクパルスφに同期して
加算動作を実行する加算回路を形成しており、カ
ウンタ１０は、この加算回路を４個直列に接続す
ることにより、４ビツトバイナリ同期形カウンタ
として構成されている。このカウンタ１０は第１
ビツト（最下位ビツト）に相当する加算器１１の
キヤリイ入力Ciに加わる信号が“１”のときはク
ロツクパルスφに同期してカウント動作を行い、
上記信号が“０”になるとカウント動作を停止す
る。 なお、加算器１１，１２，１３，１４は端子Ci
に加えられた信号と端子Ａに加えられた信号の加
算値を端子Ｓ，S1，S2，S3，S4から出力し、その
キヤリイ信号を端子Coから出力するものである。
すなわち端子Ciに加えられた信号と端子Ａに加え
られた信号がともに“０”または“１”の場合ね
端子Ｓから出力される信号は“０”になり、端子
Ciに加えられる信号と端子Ａに加えられる信号の
いずれか一方のみが“１”である場合、端子Ｓか
ら出力される信号は“１”になる。また端子Co
から端子Ciに加えられる信号と端子Ａに加えられ
る信号がともに“１”の場合のみ信号“１”が出
力される。また、デイレイフリツプフロツプ１
５，１６，１７，１８はそれぞれ端子Ｄに加えら
れた信号を１クロツクパルス分だけ遅延して端子
Ｑから出力するものである。 周期データ形成回路２０は、４個の２入力アン
ド回路２１〜２４から構成され、各アンド回路２
１〜２４には、加算器１１〜１４のキヤリイ入力
Ciに加わる信号およびその加算出力S1〜S4（計数
信号Q1〜Q4）がそれぞれ加えられている。 いまカウンタ１０の加算器１１〜１４のキヤリ
イ入力Ciに加わる信号をそれぞれCi1〜Ci4とし、
また信号Ci1が“１”であるとすると（後述する
ように禁止回路３０で所定の条件が成立していな
い間はこの信号Ci1は“１”である。）、カウンタ
１０の動作およびこの動作に対応してアンド回路
２１〜２４から生じる信号D1〜D4は第３表のよ
うになる。
【表】
第３表から明らかなように、アンド回路２１〜
２４の出力信号D1〜D4は第１表に示した周期デ
ータCDのビツトCD4〜CD1にそれぞれ対応して
いる。このアンド回路２１〜２４の出力信号D1
〜D4は周期データCD4〜CD1として禁止回路３０
に加えられる。 禁止回路３０は、４個の２入力アンド回路３１
〜３４をそなえており、このアンド回路３１〜３
４には、周期データ形成回路２０のアンド回路２
１〜２４から出力される周期データCD4〜CD1お
よび分周すべき分周比を指定する分周比データ
DD4〜DD1の対応するビツトがそれぞれ加えられ
ている。そしてこれらアンド回路３１〜３４の出
力はオア回路３５に加えられる。したがつて周期
データCD4〜CD1の変化にともない周期データ
CD4〜CD1と分周比データDD4〜DD1との間にと
もに“１”となるビツトが生じるとオア回路３５
の出力は“０”から“１”に立ち上る。このオア
回路３５の出力はデイレイフリツプフロツプ３
６、インバータ３８を介してオア回路３９へ加え
られるとともにデイレイフリツプフロツプ３６の
出力はデイレイフリツプフロツプ３７を介してオ
ア回路３９に加えられる。これによりオア回路３
９からは、周期データCD4〜CD1と分周データ
DD4〜DD1との間にともに“１”となるビツトが
生じるとカウンタ１０の次のカウントタイミング
の間のみ“０”となる信号が生じる。この信号は
カウンタ１０の加算器１１のキヤリイ入力Ciに加
えられる。すなわち周期データCD4〜CD1と分周
比データDD4〜DD1との間にともに“１”となる
ビツトが生じると、カウンタ１０の次のカウンタ
動作は１カウント分だけ禁止される。 上記動作を分周比データDD4〜DD1のうちの
DD3のみが“１”の場合についてタイミングチヤ
ートで示すと第７図のようになる。なお、第７図
においてはカウンタ１０のうちの加算器１１，１
２に関してのみその動作が示されている。すなわ
ち、第７図において、第７図ａはクロツクパルス
φを示し、第７図ｂは加算器１１のキヤリイ入力
端子Ciに加えられる信号、すなわちオア回路３９
から出力される信号Ci1を示し、第７図ｃは加算
器１１の端子S1から出力される信号を示し、第７
図ｄは加算器１１の端子Ａに加えられる信号を示
し、第８図ｅは加算器１１の端子C0から出力さ
れる信号、すなわち加算器１２のキヤリイ入力端
子Ciに加えられる信号Ci2を示し、第７図ｆは加
算器１３の端子S2から出力される信号を示し、第
７図ｇは加算器１２の端子Ａに加えられる信号を
示し、第７図ｈはアンド回路２２から出力される
信号D2を示し、第７図ｉはオア回路３５から出
力される信号を示し、第７図ｊはデイレイフリツ
プフロツプ３６から出力される信号を示し、第７
図ｋはデイレイフリツプフロツプ３７から出力さ
れる信号を示し、第７図ｅはインバータ３８の出
力を示す。また、第７図において斜線で示した期
間はカウンタ１０のカウント動作が禁止された期
間を示す。 かくして、カウンタ１０の加算器１１〜１４の
加算出力S1〜S4からは、分周比データDD4〜DD1
に対応する分周比の分周信号を得ることができ
る。 第３図は、この発明に係わる分周装置の他の具
体的実施例を示したものである。この実施例は、
カウンタ１０として通常のバイナリカウンタを用
いたこと、禁止回路３０によりカウンタ１０のカ
ウント動作禁止手段としてカウンタ１０に加わる
クロツクパルスφを禁止するようにしたことおよ
び周期データ形成回路２０として他の構成を用い
たことが第２図に示した実施例と大きく相違する
が、その基本的動作は全く同一である。したがつ
て第２図に示した回路と同様の機能を果たす部分
には第２図と同一の符号を用い説明を簡略化す
る。 カウンタ１０は、禁止回路３０のアンド回路３
００を介して加えられるクロツクパルスφによつ
て駆動され、その計数出力Ｑ（Q1〜Q4）は周期デ
ータ形成回路２０に加えられる。周期データ形成
回路２０は、４個のデイレイフリツプフロツプ２
０１〜２０４、排他オア回路２１１〜２１４、ア
ンド回路２２１〜２２４から構成される。この周
期データ形成回路２０の動作を第１のビツトに相
当する部分２０１，２１１，２２１について説明
すると、カウンタ１０の第１ビツト出力Q1と、
この第１ビツト出力Q1をクロツクパルスφの周
期だけ遅延した信号（１カウント動作前の第１ビ
ツト出力Q1の内容）とを排他オア回路２１１に
加えることにより両信号を比較し、両信号の間に
変化があると、この検出出力をカウンタ１０の出
力Q1が“１”であることを条件にアンド回路２
２１から出力するもので、第１ビツト出力Q1が
“０”から“１”となる。なお、他のビツトに関
しても上記と同様の構成である。このような構成
によると周期データ形成回路２０の入出力関係は
第２図に示した周期データ形成回路２０と同一と
なる。すなわち周期データ形成回路２０はカウン
タ１０の計数値に対応して前掲の第１表に示した
周期データCD4〜CD1を発生する。この周期デー
タCD4〜CD1と分周比データDD4〜DD1とは禁止
回路３０のアンド回路３１〜３４でビツト別に比
較され、周期データCD4〜CD1と分周比データ
DD4〜DD1との間にともに“１”となるビツトが
生じるとオア回路３５から信号“１”が出力さ
れ、この信号“１”はデイレイフリツプフロツプ
３６、インバータ３８を介してオア回路３９に加
えられ、このオア回路３９の出力によつてアンド
回路３００はカウンタ１０の次のカウントタイミ
ングの間不動作となり、カウンタ１０は１カウン
ト分だけカウント動作が禁止される。 第４図は、周期データ形成回路２０として更に
他の構成を用いた他の実施例を示すものである。
この実施例では、周期データ形成回路２０は、３
個のアンド回路２３２，２３３，２３４および３
個のインバータ２４１，２４２，２４３から構成
される。この周期データ形成回路２０の動作は、
カウンタ１０の第１ビツト出力Q1はそのままデ
ータCD4として出力され、カウンタ１０の第２ビ
ツト出力Q2はアンド回路２３２を介してカウン
タ１０の第１ビツト出力Q1が“０”であること
を条件にデータCD3として出力され、カウンタ１
０の第３ビツト出力Q3はアンド回路２３３を介
してカウンタ１０の第１ビツト出力Q1および第
２ビツト出力Q2がともに“０”であることを条
件にデータCD2として出力され、カウンタ１０の
第４ビツト出力Q4はアンド回路２３４を介して
カウンタ１０の第１〜第３ビツト出力Q1，Q2，
Q3がともに“０”であることを条件にデータCD1
として出力される。このような構成によつても第
１表に示した周期データCD4〜CD1と同一の信号
を得ることができ、この周期データCD4〜CD1を
禁止回路３０に加えれば、第２図、第３図で示し
た実施例と同一の動作を得ることができる。ここ
で、第４図に示すカウンタ１０および禁止回路３
０は第２図および第３図で同一の符号を付したカ
ウンタ１０および禁止回路３０と同一構成のもの
が用いられる。 なお、第２図〜第４図に示した実施例は、いず
れも４ビツトから構成したものを示したが、任意
のビツト数の場合も同様に構成することができ
る。また周期データ形成回路２０の構成は上述し
構成に限定されない。要はカウンタ１０の計数出
力Ｑに対応して、任意のビツトのみ信号が生じ、
かつ各ビツトに信号の生じる割合が各ビツトの重
みに対応する周期データCDを発生するものであ
ればよい。またカウンタ１０は同期形あるいは非
同期形の種々の構成のものを用いることができ
る。また禁止回路３０によりカウンタ１０の動作
停止手段は、上述の実施例に示した構成に限定さ
れず、例えば現在のカウント値同一内容をプリセ
ツトすることによつてもカウンタ１０の動作を実
質的に停止させることもできる。また禁止回路３
０によるカウンタ１０の動作禁止カウント数は、
上記実施例ではいずれも１カウントとしたが、こ
れを複数カウントとすることもできる。さらにま
た、第２図、第３図において、周期データ形成回
路２０内のアンド回路２１〜２４（２２１〜２２
４）および禁止回路３０内のアンド回路３１〜３
４を一緒にして３入力アンド回路としてもよい。 第５図は、この発明に係わる分周装置を適用し
た電子楽器の一例を示すものである。鍵盤回路４
０は鍵盤の各鍵に対応するキースイツチをそなえ
ており、押鍵検出・発音割当て回路４１は、鍵盤
回路４０の各キースイツチの状態（オンまたはオ
フ）を検出し、発音すべき鍵の音を示すキーコー
ドKCを同時最大発音数Ｎに対応する発音チヤン
ネルのいずれかに割当てる。ここで各発音チヤン
ネルは特定のタイムスロツトが指定された時分割
チヤンネルが用いられており、押鍵検出・発音割
当て回路４１からは、発音すべき鍵の音を示すキ
ーコードKCおよび該鍵の押鍵状態を示すキーオ
ン信号KONが各発音チヤンネルに対応するタイ
ムスロツトに割当てられて時分割で出力される。
押鍵検出・発音割当て回路４１から出力されるキ
ーコードKCは、発音すべき鍵の音を音名を示す
ノートコードNCおよびオクターブ音域を示すオ
クターブコードOCから構成され、キーコードKC
のうちノートコードNCはデコーダ４２を介して
分周比データメモリ４３に加えられ、オクターブ
コードOCはシフト回路４８に加えられる。 分周比データメモリ４３は、各音名に対応する
１２の分周比データDDを格納しており、この分
周比データDDはこの実施例では７ビツトのデー
タDD7〜DD1が用いられる。分周比データDDの
一例を各音名に対応して表に示すと第４表のよう
になる。
２４の出力信号D1〜D4は第１表に示した周期デ
ータCDのビツトCD4〜CD1にそれぞれ対応して
いる。このアンド回路２１〜２４の出力信号D1
〜D4は周期データCD4〜CD1として禁止回路３０
に加えられる。 禁止回路３０は、４個の２入力アンド回路３１
〜３４をそなえており、このアンド回路３１〜３
４には、周期データ形成回路２０のアンド回路２
１〜２４から出力される周期データCD4〜CD1お
よび分周すべき分周比を指定する分周比データ
DD4〜DD1の対応するビツトがそれぞれ加えられ
ている。そしてこれらアンド回路３１〜３４の出
力はオア回路３５に加えられる。したがつて周期
データCD4〜CD1の変化にともない周期データ
CD4〜CD1と分周比データDD4〜DD1との間にと
もに“１”となるビツトが生じるとオア回路３５
の出力は“０”から“１”に立ち上る。このオア
回路３５の出力はデイレイフリツプフロツプ３
６、インバータ３８を介してオア回路３９へ加え
られるとともにデイレイフリツプフロツプ３６の
出力はデイレイフリツプフロツプ３７を介してオ
ア回路３９に加えられる。これによりオア回路３
９からは、周期データCD4〜CD1と分周データ
DD4〜DD1との間にともに“１”となるビツトが
生じるとカウンタ１０の次のカウントタイミング
の間のみ“０”となる信号が生じる。この信号は
カウンタ１０の加算器１１のキヤリイ入力Ciに加
えられる。すなわち周期データCD4〜CD1と分周
比データDD4〜DD1との間にともに“１”となる
ビツトが生じると、カウンタ１０の次のカウンタ
動作は１カウント分だけ禁止される。 上記動作を分周比データDD4〜DD1のうちの
DD3のみが“１”の場合についてタイミングチヤ
ートで示すと第７図のようになる。なお、第７図
においてはカウンタ１０のうちの加算器１１，１
２に関してのみその動作が示されている。すなわ
ち、第７図において、第７図ａはクロツクパルス
φを示し、第７図ｂは加算器１１のキヤリイ入力
端子Ciに加えられる信号、すなわちオア回路３９
から出力される信号Ci1を示し、第７図ｃは加算
器１１の端子S1から出力される信号を示し、第７
図ｄは加算器１１の端子Ａに加えられる信号を示
し、第８図ｅは加算器１１の端子C0から出力さ
れる信号、すなわち加算器１２のキヤリイ入力端
子Ciに加えられる信号Ci2を示し、第７図ｆは加
算器１３の端子S2から出力される信号を示し、第
７図ｇは加算器１２の端子Ａに加えられる信号を
示し、第７図ｈはアンド回路２２から出力される
信号D2を示し、第７図ｉはオア回路３５から出
力される信号を示し、第７図ｊはデイレイフリツ
プフロツプ３６から出力される信号を示し、第７
図ｋはデイレイフリツプフロツプ３７から出力さ
れる信号を示し、第７図ｅはインバータ３８の出
力を示す。また、第７図において斜線で示した期
間はカウンタ１０のカウント動作が禁止された期
間を示す。 かくして、カウンタ１０の加算器１１〜１４の
加算出力S1〜S4からは、分周比データDD4〜DD1
に対応する分周比の分周信号を得ることができ
る。 第３図は、この発明に係わる分周装置の他の具
体的実施例を示したものである。この実施例は、
カウンタ１０として通常のバイナリカウンタを用
いたこと、禁止回路３０によりカウンタ１０のカ
ウント動作禁止手段としてカウンタ１０に加わる
クロツクパルスφを禁止するようにしたことおよ
び周期データ形成回路２０として他の構成を用い
たことが第２図に示した実施例と大きく相違する
が、その基本的動作は全く同一である。したがつ
て第２図に示した回路と同様の機能を果たす部分
には第２図と同一の符号を用い説明を簡略化す
る。 カウンタ１０は、禁止回路３０のアンド回路３
００を介して加えられるクロツクパルスφによつ
て駆動され、その計数出力Ｑ（Q1〜Q4）は周期デ
ータ形成回路２０に加えられる。周期データ形成
回路２０は、４個のデイレイフリツプフロツプ２
０１〜２０４、排他オア回路２１１〜２１４、ア
ンド回路２２１〜２２４から構成される。この周
期データ形成回路２０の動作を第１のビツトに相
当する部分２０１，２１１，２２１について説明
すると、カウンタ１０の第１ビツト出力Q1と、
この第１ビツト出力Q1をクロツクパルスφの周
期だけ遅延した信号（１カウント動作前の第１ビ
ツト出力Q1の内容）とを排他オア回路２１１に
加えることにより両信号を比較し、両信号の間に
変化があると、この検出出力をカウンタ１０の出
力Q1が“１”であることを条件にアンド回路２
２１から出力するもので、第１ビツト出力Q1が
“０”から“１”となる。なお、他のビツトに関
しても上記と同様の構成である。このような構成
によると周期データ形成回路２０の入出力関係は
第２図に示した周期データ形成回路２０と同一と
なる。すなわち周期データ形成回路２０はカウン
タ１０の計数値に対応して前掲の第１表に示した
周期データCD4〜CD1を発生する。この周期デー
タCD4〜CD1と分周比データDD4〜DD1とは禁止
回路３０のアンド回路３１〜３４でビツト別に比
較され、周期データCD4〜CD1と分周比データ
DD4〜DD1との間にともに“１”となるビツトが
生じるとオア回路３５から信号“１”が出力さ
れ、この信号“１”はデイレイフリツプフロツプ
３６、インバータ３８を介してオア回路３９に加
えられ、このオア回路３９の出力によつてアンド
回路３００はカウンタ１０の次のカウントタイミ
ングの間不動作となり、カウンタ１０は１カウン
ト分だけカウント動作が禁止される。 第４図は、周期データ形成回路２０として更に
他の構成を用いた他の実施例を示すものである。
この実施例では、周期データ形成回路２０は、３
個のアンド回路２３２，２３３，２３４および３
個のインバータ２４１，２４２，２４３から構成
される。この周期データ形成回路２０の動作は、
カウンタ１０の第１ビツト出力Q1はそのままデ
ータCD4として出力され、カウンタ１０の第２ビ
ツト出力Q2はアンド回路２３２を介してカウン
タ１０の第１ビツト出力Q1が“０”であること
を条件にデータCD3として出力され、カウンタ１
０の第３ビツト出力Q3はアンド回路２３３を介
してカウンタ１０の第１ビツト出力Q1および第
２ビツト出力Q2がともに“０”であることを条
件にデータCD2として出力され、カウンタ１０の
第４ビツト出力Q4はアンド回路２３４を介して
カウンタ１０の第１〜第３ビツト出力Q1，Q2，
Q3がともに“０”であることを条件にデータCD1
として出力される。このような構成によつても第
１表に示した周期データCD4〜CD1と同一の信号
を得ることができ、この周期データCD4〜CD1を
禁止回路３０に加えれば、第２図、第３図で示し
た実施例と同一の動作を得ることができる。ここ
で、第４図に示すカウンタ１０および禁止回路３
０は第２図および第３図で同一の符号を付したカ
ウンタ１０および禁止回路３０と同一構成のもの
が用いられる。 なお、第２図〜第４図に示した実施例は、いず
れも４ビツトから構成したものを示したが、任意
のビツト数の場合も同様に構成することができ
る。また周期データ形成回路２０の構成は上述し
構成に限定されない。要はカウンタ１０の計数出
力Ｑに対応して、任意のビツトのみ信号が生じ、
かつ各ビツトに信号の生じる割合が各ビツトの重
みに対応する周期データCDを発生するものであ
ればよい。またカウンタ１０は同期形あるいは非
同期形の種々の構成のものを用いることができ
る。また禁止回路３０によりカウンタ１０の動作
停止手段は、上述の実施例に示した構成に限定さ
れず、例えば現在のカウント値同一内容をプリセ
ツトすることによつてもカウンタ１０の動作を実
質的に停止させることもできる。また禁止回路３
０によるカウンタ１０の動作禁止カウント数は、
上記実施例ではいずれも１カウントとしたが、こ
れを複数カウントとすることもできる。さらにま
た、第２図、第３図において、周期データ形成回
路２０内のアンド回路２１〜２４（２２１〜２２
４）および禁止回路３０内のアンド回路３１〜３
４を一緒にして３入力アンド回路としてもよい。 第５図は、この発明に係わる分周装置を適用し
た電子楽器の一例を示すものである。鍵盤回路４
０は鍵盤の各鍵に対応するキースイツチをそなえ
ており、押鍵検出・発音割当て回路４１は、鍵盤
回路４０の各キースイツチの状態（オンまたはオ
フ）を検出し、発音すべき鍵の音を示すキーコー
ドKCを同時最大発音数Ｎに対応する発音チヤン
ネルのいずれかに割当てる。ここで各発音チヤン
ネルは特定のタイムスロツトが指定された時分割
チヤンネルが用いられており、押鍵検出・発音割
当て回路４１からは、発音すべき鍵の音を示すキ
ーコードKCおよび該鍵の押鍵状態を示すキーオ
ン信号KONが各発音チヤンネルに対応するタイ
ムスロツトに割当てられて時分割で出力される。
押鍵検出・発音割当て回路４１から出力されるキ
ーコードKCは、発音すべき鍵の音を音名を示す
ノートコードNCおよびオクターブ音域を示すオ
クターブコードOCから構成され、キーコードKC
のうちノートコードNCはデコーダ４２を介して
分周比データメモリ４３に加えられ、オクターブ
コードOCはシフト回路４８に加えられる。 分周比データメモリ４３は、各音名に対応する
１２の分周比データDDを格納しており、この分
周比データDDはこの実施例では７ビツトのデー
タDD7〜DD1が用いられる。分周比データDDの
一例を各音名に対応して表に示すと第４表のよう
になる。
【表】
分周比データメモリ４３は、デコーダ４２から
時分割で出力される各発音チヤンネルに割当てら
れた音の音名を示す信号に応答して、この音名に
対応する分周比データDD（DD7〜DD1）を時分割
で読み出し、これを加算器４６に加える。 また、この実施例では発生楽音に所定のビブラ
ートを付与するためにビブラートカウンタ４４お
よびビブラートデータメモリ４５が設けられてい
る。ビブラートデータメモリ４５には、上記分周
比データDDをビブラート変調する（分周比デー
タDDをビブラート波形に対応する値だけ増減す
る）ためのビブラートデータVDが記憶されてい
る。このビブラートデータメモリ４４は、ビブラ
ート速度に対応するクロツクパルスCPによつて
駆動されるビブラートカウンタ４４をアドレスカ
ウンタとして上記ビブラートデータVDを読み出
し、これを加算器４６に加える。ここでビブラー
トデータメモリ４５は音名別に異なるビブラート
データVDを記憶するようにし、音名を示すデコ
ーダ４２の出力とビブラートカウンタ４４の出力
の両方によつてアドレスされるように構成しても
よい。この場合音名別に異なるビブラートデータ
VDがビブラートデータメモリ４５から読み出さ
れる。なおこのビブラートデータメモリ４５も発
音チヤンネルに対応するタイムスロツトで時分割
で動作する。 分周比データメモリ４３から出力される分周比
データDDとビブラートデータメモリ４５から出
力されるビブラートデータVDは加算器４６で加
算され、分周比データDD′（DD′7〜D′1）として分
周回路４７に加えられる。 分周回路４７はこの発明に係わるもので、分周
比データDD′に対応する分周出力OD（OD7〜
OD1）を形成する。この分周回路４７の詳細は第
６図に示される。第６図に示される分周回路４７
は、ビツト数が７ビツトとなつたことおよびＮ個
の発音チヤンネル（タイムスロツト）に対応して
時分割動作する点を除けば第２図に示した回路と
同一である。すなわち第６図に示す回路はクロツ
クパルスφにより駆動される９個のＮステージ１
ビツトのシフトレジスタSR１〜SR９、加算器
AD１〜AD７、３入力アンド回路AN１〜AN７
およびオア回路OR１，OR２、インバータINか
ら構成され、シフトレジスタSR１〜SR７および
加算器AD１〜AD７により時分割カウンタを形
成し、３入力アンド回路AN１〜AN７により周
期データ形成回路と禁止回路の一部を形成し、オ
ア回路OR１，OR２、シフトレジスタSR８，SR
９、インバータINにより禁止回路の他部を形成
している。この回路の動作を簡単に説明すると、
まずシフトレジスタSR１〜SR７と加算器AD１
〜AD７からなる回路はクロツクパルスφにより
時分割のカウント動作を行う。したがつて１チヤ
ンネルのみ着目してみれば周期Ｎ・φのクロツク
パルスに同期してカウント動作をしていることに
なる。なお、各発音チヤンネルのタイムスロツト
の時間幅はクロツクパルスφの１周期に等しいも
のとする。加算器AD１〜AD７の加算出力Ｓ１
〜Ｓ７および該加算器AD１〜AD７のキヤリイ
入力Ciに加わる信号Ci1〜Ci7は３入力アンド回路
AN１〜AN７のそれぞれの２入力となる。各ア
ンド回路AN１〜AN７の残りの入力には加算器
４６から出力される分周比データDD′7〜DD′1が
それぞれ加えられる。したがつて、アンド回路
AN１〜AN７は分周比データDD′7〜DD′1が
“１”であるビツトに対応するもののみ、そのビ
ツトの重みに対応する割合でそのアンド条件が成
立し、信号“１”を出力する。この信号はオア回
路OR１を介してシフトレジスタSR８に加えら
れ、シフトレジスタSR８の出力はインバータIN
およびシフトレジスタSR９を介してオア回路OR
２に加えられ、このオア回路OR２の出力によつ
てシフトレジスタSR１〜SR７、加算器AD１〜
AD７からなるカウンタのカウント動作が制御さ
れる。 このように分周比データDD′7〜DD′1に対応し
てカウント動作の制御されるシフトレジスタSR
１〜SR７、および加算器AD１〜AD７からなる
カウンタの計数出力（シフトレジスタSR１〜SR
７の出力）は分周出力OD（OD1〜OD7）として出
力される。この分周出力ODの周期T0は、例えば
分周比データDD′7〜DD′1が“1001111”であると T0＝（27＋１×26＋１×23＋１×22 ＋１×２＋１）Ｎ・φ ………(3) となり、分周比データDD′7〜DD′1に対応するも
のとなる。 分周回路４７で形成された分周出力ODはシフ
ト回路４８に加えられ、発音割当て回路４１から
出力されたオクターブコードOCに対応してシフ
ト制御され、このシフト制御により発音すべき音
のオクターブ音域に対応する周波数の信号すなわ
ち発音すべき音に対応する周期信号が形成され
る。 楽音波形発生回路４９は、このシフト回路４８
の出力および押鍵検出・発音割当て回路４１から
出力されるキーオン信号KONを受入し、各発音
チヤンネル別に発音すべき音を示す楽音信号を形
成し、これをサウンドシステム５０に加え、楽音
として発音させる。なお楽音波形発生回路４９と
しては波形メモリ方式または周波数変調方式
（FM方式）等による種々の周知の回路を用いる
ことができる。ここで、楽音波形発生回路４９と
して例えば波形メモリ方式を用いた場合、シフト
回路４８の出力をそのまま波形メモリのアドレス
信号として利用することができるので、楽音波形
発生回路４９は簡略化される。 また第５図の装置において、シフト回路４８
を、分周回路４７の出力の所定のビツト信号を選
択するオクターブセレクタに変更し、このオクタ
ーブセレクタの出力を直接音源信号（方形波音源
信号）として、この音源信号に基づき楽音信号を
形成するようにしてもよい。 以上説明したようにこの発明によれば簡単な構
成により高分周比の得られる分周回路を実現で
き、特に電子楽器の音源回路として用いた場合装
置の簡略化を図る上で好まし効果がある。
時分割で出力される各発音チヤンネルに割当てら
れた音の音名を示す信号に応答して、この音名に
対応する分周比データDD（DD7〜DD1）を時分割
で読み出し、これを加算器４６に加える。 また、この実施例では発生楽音に所定のビブラ
ートを付与するためにビブラートカウンタ４４お
よびビブラートデータメモリ４５が設けられてい
る。ビブラートデータメモリ４５には、上記分周
比データDDをビブラート変調する（分周比デー
タDDをビブラート波形に対応する値だけ増減す
る）ためのビブラートデータVDが記憶されてい
る。このビブラートデータメモリ４４は、ビブラ
ート速度に対応するクロツクパルスCPによつて
駆動されるビブラートカウンタ４４をアドレスカ
ウンタとして上記ビブラートデータVDを読み出
し、これを加算器４６に加える。ここでビブラー
トデータメモリ４５は音名別に異なるビブラート
データVDを記憶するようにし、音名を示すデコ
ーダ４２の出力とビブラートカウンタ４４の出力
の両方によつてアドレスされるように構成しても
よい。この場合音名別に異なるビブラートデータ
VDがビブラートデータメモリ４５から読み出さ
れる。なおこのビブラートデータメモリ４５も発
音チヤンネルに対応するタイムスロツトで時分割
で動作する。 分周比データメモリ４３から出力される分周比
データDDとビブラートデータメモリ４５から出
力されるビブラートデータVDは加算器４６で加
算され、分周比データDD′（DD′7〜D′1）として分
周回路４７に加えられる。 分周回路４７はこの発明に係わるもので、分周
比データDD′に対応する分周出力OD（OD7〜
OD1）を形成する。この分周回路４７の詳細は第
６図に示される。第６図に示される分周回路４７
は、ビツト数が７ビツトとなつたことおよびＮ個
の発音チヤンネル（タイムスロツト）に対応して
時分割動作する点を除けば第２図に示した回路と
同一である。すなわち第６図に示す回路はクロツ
クパルスφにより駆動される９個のＮステージ１
ビツトのシフトレジスタSR１〜SR９、加算器
AD１〜AD７、３入力アンド回路AN１〜AN７
およびオア回路OR１，OR２、インバータINか
ら構成され、シフトレジスタSR１〜SR７および
加算器AD１〜AD７により時分割カウンタを形
成し、３入力アンド回路AN１〜AN７により周
期データ形成回路と禁止回路の一部を形成し、オ
ア回路OR１，OR２、シフトレジスタSR８，SR
９、インバータINにより禁止回路の他部を形成
している。この回路の動作を簡単に説明すると、
まずシフトレジスタSR１〜SR７と加算器AD１
〜AD７からなる回路はクロツクパルスφにより
時分割のカウント動作を行う。したがつて１チヤ
ンネルのみ着目してみれば周期Ｎ・φのクロツク
パルスに同期してカウント動作をしていることに
なる。なお、各発音チヤンネルのタイムスロツト
の時間幅はクロツクパルスφの１周期に等しいも
のとする。加算器AD１〜AD７の加算出力Ｓ１
〜Ｓ７および該加算器AD１〜AD７のキヤリイ
入力Ciに加わる信号Ci1〜Ci7は３入力アンド回路
AN１〜AN７のそれぞれの２入力となる。各ア
ンド回路AN１〜AN７の残りの入力には加算器
４６から出力される分周比データDD′7〜DD′1が
それぞれ加えられる。したがつて、アンド回路
AN１〜AN７は分周比データDD′7〜DD′1が
“１”であるビツトに対応するもののみ、そのビ
ツトの重みに対応する割合でそのアンド条件が成
立し、信号“１”を出力する。この信号はオア回
路OR１を介してシフトレジスタSR８に加えら
れ、シフトレジスタSR８の出力はインバータIN
およびシフトレジスタSR９を介してオア回路OR
２に加えられ、このオア回路OR２の出力によつ
てシフトレジスタSR１〜SR７、加算器AD１〜
AD７からなるカウンタのカウント動作が制御さ
れる。 このように分周比データDD′7〜DD′1に対応し
てカウント動作の制御されるシフトレジスタSR
１〜SR７、および加算器AD１〜AD７からなる
カウンタの計数出力（シフトレジスタSR１〜SR
７の出力）は分周出力OD（OD1〜OD7）として出
力される。この分周出力ODの周期T0は、例えば
分周比データDD′7〜DD′1が“1001111”であると T0＝（27＋１×26＋１×23＋１×22 ＋１×２＋１）Ｎ・φ ………(3) となり、分周比データDD′7〜DD′1に対応するも
のとなる。 分周回路４７で形成された分周出力ODはシフ
ト回路４８に加えられ、発音割当て回路４１から
出力されたオクターブコードOCに対応してシフ
ト制御され、このシフト制御により発音すべき音
のオクターブ音域に対応する周波数の信号すなわ
ち発音すべき音に対応する周期信号が形成され
る。 楽音波形発生回路４９は、このシフト回路４８
の出力および押鍵検出・発音割当て回路４１から
出力されるキーオン信号KONを受入し、各発音
チヤンネル別に発音すべき音を示す楽音信号を形
成し、これをサウンドシステム５０に加え、楽音
として発音させる。なお楽音波形発生回路４９と
しては波形メモリ方式または周波数変調方式
（FM方式）等による種々の周知の回路を用いる
ことができる。ここで、楽音波形発生回路４９と
して例えば波形メモリ方式を用いた場合、シフト
回路４８の出力をそのまま波形メモリのアドレス
信号として利用することができるので、楽音波形
発生回路４９は簡略化される。 また第５図の装置において、シフト回路４８
を、分周回路４７の出力の所定のビツト信号を選
択するオクターブセレクタに変更し、このオクタ
ーブセレクタの出力を直接音源信号（方形波音源
信号）として、この音源信号に基づき楽音信号を
形成するようにしてもよい。 以上説明したようにこの発明によれば簡単な構
成により高分周比の得られる分周回路を実現で
き、特に電子楽器の音源回路として用いた場合装
置の簡略化を図る上で好まし効果がある。
第１図は、この発明に係わる分周装置の概略を
示すブロツク図、第２図から第４図はこの発明に
係わる分周装置の一実施例を示す回路図、第５図
はこの発明に係わる分周装置を用いた電子楽器の
一例を示すブロツク図、第６図は第５図の分周回
路の詳細を示す回路図、第７図は第２図に示した
回路の動作を説明するためのタイミングチヤート
である。 １０……カウンタ、２０……周期データ形成回
路、３０……禁止回路。
示すブロツク図、第２図から第４図はこの発明に
係わる分周装置の一実施例を示す回路図、第５図
はこの発明に係わる分周装置を用いた電子楽器の
一例を示すブロツク図、第６図は第５図の分周回
路の詳細を示す回路図、第７図は第２図に示した
回路の動作を説明するためのタイミングチヤート
である。 １０……カウンタ、２０……周期データ形成回
路、３０……禁止回路。
Claims (1)
- 【特許請求の範囲】 １ 所定のクロツクパルスを計数するｎビツトの
カウンタ手段と、 前記カウンタ手段から並列に出力されるｎビツ
トの信号のうち信号が生じていない状態から信号
が生じている状態に変化したビツトにのみ信号が
生じるｎビツトの信号を形成し、この信号を周期
データとして出力する周期データ形成手段と、 所望の分周比を指示するｎビツトの分周比デー
タを出力する分周比データ設定手段と、 前記周期データ形成手段の出力と前記分周比設
定手段の出力とを各ビツト毎に比較し、ともに信
号が生じているビツトが存在するときは前記カウ
ンタ手段の計数動作を禁止する禁止手段と を具え、 前記計数手段の計数出力から前記分周比データ
に対応した所望の分周比を得るようにした分周装
置。 ２ 前記カウンタ手段は、直列接続されたｎ個の
１ビツト加算回路を含み、 前記周期データ形成手段は、前記１ビツト加算
回路のキヤリイ入力とその加算出力との論理積を
それぞれとるｎ個の論理積回路を含む特許請求の
範囲第１項記載の分周回路。 ３ 前記禁止手段は、 前記分周比データ設定手段から出力される分周
比データと前記周期データ形成手段から出力され
る分周データとの対応するビツトの信号の論理積
をそれぞれとるｎ個の論理積回路と、 このｎ個の論理積回路の出力の論理和をとる論
理和回路と、 この論理和回路の出力により前記カウンタ手段
の計数動作を１カウンタ分禁止する手段と を含む特許請求の範囲第１項または第２項記載の
分周回路。 ４ 前記カウンタ手段は、直列接続されたｎ個の
１ビツト加算回路を含み、各１ビツト加算回路は
前記クロツクパルスに同期して該１ビツト加算回
路の出力とそのキヤリイ入力に加わる信号とを加
算するものであり、 前記禁止する手段は、前記カウンタ手段の最下
位ビツトに対応する前記１ビツト加算回路のキヤ
リイ入力に加えられる信号を禁止する回路を含む
特許請求の範囲第３項記載の分周装置。 ５ 前記周期データ形成手段は、前記カウンタ手
段のｎビツトの信号をそれぞれ１クロツクパルス
分だけを遅延させるｎ個の遅延手段と、 各遅延手段の出力信号と前記カウンタ手段の対
応するビツトの信号との排他的論理和をそれぞれ
とるｎ個の排他的論理和回路と、 各排他的論理和回路の出力信号と前記カウンタ
手段の対応するビツトの信号との論理積をそれぞ
れとるｎ個の論理積回路と を含む特許請求の範囲第１項記載の分周装置。 ６ 前記周期データ形成手段は、前記カウンタ手
段の最下位ビツトの信号をそのまま出力する回路
と、 前記カウンタ手段の最下位ビツトを除く他のビ
ツトの信号と当該ビツトの信号より下位のビツト
のすべての信号の反転信号とを論理積をそれぞれ
とる（ｎ−１）個の論理積回路と を含む特許請求の範囲第１項記載の分周装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56096943A JPS57211834A (en) | 1981-06-23 | 1981-06-23 | Frequency dividing device |
| US06/390,830 US4442748A (en) | 1981-06-23 | 1982-06-22 | Frequency divider for electronic musical instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56096943A JPS57211834A (en) | 1981-06-23 | 1981-06-23 | Frequency dividing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211834A JPS57211834A (en) | 1982-12-25 |
| JPH0148700B2 true JPH0148700B2 (ja) | 1989-10-20 |
Family
ID=14178394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56096943A Granted JPS57211834A (en) | 1981-06-23 | 1981-06-23 | Frequency dividing device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4442748A (ja) |
| JP (1) | JPS57211834A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60104998A (ja) * | 1983-11-14 | 1985-06-10 | 日本電気株式会社 | 楽音合成回路 |
| JP3041484B2 (ja) * | 1988-03-09 | 2000-05-15 | セイコーエプソン株式会社 | 音信号発生装置及びこれを用いた楽音発生装置 |
| US7061284B2 (en) * | 2004-05-20 | 2006-06-13 | International Business Machines Corporation | High frequency divider state correction circuit with data path correction |
| US7119587B2 (en) * | 2004-05-20 | 2006-10-10 | International Business Machines Corporation | High frequency divider state correction circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3614632A (en) * | 1970-10-14 | 1971-10-19 | Lawrence M Lelbowitz | Digital pulse width generator |
| JPS53121558A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Variable divider circuit |
| US4228403A (en) * | 1977-06-17 | 1980-10-14 | Nippon Gakki Seizo Kabushiki Kaisha | Submultiple-related-frequency wave generator |
-
1981
- 1981-06-23 JP JP56096943A patent/JPS57211834A/ja active Granted
-
1982
- 1982-06-22 US US06/390,830 patent/US4442748A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211834A (en) | 1982-12-25 |
| US4442748A (en) | 1984-04-17 |
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