JPH0149055B2 - - Google Patents
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- JPH0149055B2 JPH0149055B2 JP58024361A JP2436183A JPH0149055B2 JP H0149055 B2 JPH0149055 B2 JP H0149055B2 JP 58024361 A JP58024361 A JP 58024361A JP 2436183 A JP2436183 A JP 2436183A JP H0149055 B2 JPH0149055 B2 JP H0149055B2
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- Japan
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- capacitor
- switch
- output
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＡ／Ｄ変換回路、Ｄ／Ａ変換回路、サ
ンプル・ホールド回路など、デイジタル回路の入
出力部分などに用いられるインタフエース回路の
改良に関するものである。
ンプル・ホールド回路など、デイジタル回路の入
出力部分などに用いられるインタフエース回路の
改良に関するものである。
従来のインタフエース回路の例としてまずＡ／
Ｄ変換器の場合について説明する。第１図は従来
の縦続型Ａ／Ｄ変換器に用いられる１ビツトの
Ａ／Ｄ変換器である。入力信号VINが入力端子１
に加えられると、サンプル・ホールド回路（以下
Ｓ／Ｈ回路と呼ぶ）２でサンプル・ホールドさ
れ、この保持された電圧VH（＝VIN）と基準電圧
VR／２は比較回路３で比較される。VH＜VR／２
のとき比較回路３の出力VODはローレベルＬとな
りスイツチＳ１を閉、Ｓ２を開とし演算増幅器４
からVOA＝2VH＝2VINを出力する。VH＞VH／２の
とき比較回路３の出力VODはハイレベルＨとな
り、スイツチＳ１を開、Ｓ２を閉とし演算増幅器
４からVOA＝2VH−VR＝2VIN−VRを出力する。第
２図は演算増幅器４からの剰余出力VOAと入力信
号VINとの関係を図示したものである。すなわち
入力信号VINを基準電圧VR／２と比較して１ビツ
トの変換を行なつた後、比較電圧との“剰余”を
出力している。第１図に示す１ビツトＡ／Ｄ変換
器を複数段縦続接続して前段の剰余出力を後段の
入力とすれば、各段からの１ビツト出力（比較出
力）の組合わせは複数ビツトのＡ／Ｄ変換出力を
構成する。
Ｄ変換器の場合について説明する。第１図は従来
の縦続型Ａ／Ｄ変換器に用いられる１ビツトの
Ａ／Ｄ変換器である。入力信号VINが入力端子１
に加えられると、サンプル・ホールド回路（以下
Ｓ／Ｈ回路と呼ぶ）２でサンプル・ホールドさ
れ、この保持された電圧VH（＝VIN）と基準電圧
VR／２は比較回路３で比較される。VH＜VR／２
のとき比較回路３の出力VODはローレベルＬとな
りスイツチＳ１を閉、Ｓ２を開とし演算増幅器４
からVOA＝2VH＝2VINを出力する。VH＞VH／２の
とき比較回路３の出力VODはハイレベルＨとな
り、スイツチＳ１を開、Ｓ２を閉とし演算増幅器
４からVOA＝2VH−VR＝2VIN−VRを出力する。第
２図は演算増幅器４からの剰余出力VOAと入力信
号VINとの関係を図示したものである。すなわち
入力信号VINを基準電圧VR／２と比較して１ビツ
トの変換を行なつた後、比較電圧との“剰余”を
出力している。第１図に示す１ビツトＡ／Ｄ変換
器を複数段縦続接続して前段の剰余出力を後段の
入力とすれば、各段からの１ビツト出力（比較出
力）の組合わせは複数ビツトのＡ／Ｄ変換出力を
構成する。
ところが第１図に示すような１ビツトＡ／Ｄ変
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点もあり、IC化も難しい。
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点もあり、IC化も難しい。
また出力データのビツト数を増すにつれて構成
素子数が増えて構成が複雑になるという欠点もあ
る。
素子数が増えて構成が複雑になるという欠点もあ
る。
Ａ／Ｄ変換方式として最も一般的な逐次比較形
の場合も事情は同様で、サンプル・ホールド回路
や比較器にはオフセツトの少ないものが要求さ
れ、Ｄ／Ａ変換部として用いるはしご形抵抗回路
や重み付電流源なども出力ビツト数が増えるにつ
れて、これらの数が増え、また高精度が要求され
るようになる。
の場合も事情は同様で、サンプル・ホールド回路
や比較器にはオフセツトの少ないものが要求さ
れ、Ｄ／Ａ変換部として用いるはしご形抵抗回路
や重み付電流源なども出力ビツト数が増えるにつ
れて、これらの数が増え、また高精度が要求され
るようになる。
次に従来のインタフエース回路の２番目の例と
してＤ／Ａ変換器の場合について説明する。
してＤ／Ａ変換器の場合について説明する。
第３図は従来の電荷再分布形Ｄ／Ａ変換器の１
例でカリフオルニア大が試作したものの原理を示
す原理説明図である。容量の等しい２つのキヤパ
シタＣ１１，Ｃ１２を初めは放電させておく。ま
ず全スイツチを開き、LSBから変換を始める。
LSBの状態d1＝１のときスイツチＳ１２を瞬間的
に閉じてキヤパシタＣ１１を基準電圧VRまで充
電する。d1＝０のときはスイツチＳ１３を閉じ
る。次にスイツチＳ１１だけを瞬間的に閉じて、
電荷を再分布させる。このときキヤパシタＣ１
１，Ｃ１２の端子電圧V11（１），V12（１）は
d1VR／２となる。続いて、LSBの一つ上のビツ
トの状態d2によつてスイツチＳ１２かＳ１３を瞬
間的に閉じる。その後スイツチＳ１１だけを閉じ
て電荷を再分布させると、キヤパシタＣ１１，Ｃ
１２の端子電圧V11（２），V12（２）は次のように
なる。
例でカリフオルニア大が試作したものの原理を示
す原理説明図である。容量の等しい２つのキヤパ
シタＣ１１，Ｃ１２を初めは放電させておく。ま
ず全スイツチを開き、LSBから変換を始める。
LSBの状態d1＝１のときスイツチＳ１２を瞬間的
に閉じてキヤパシタＣ１１を基準電圧VRまで充
電する。d1＝０のときはスイツチＳ１３を閉じ
る。次にスイツチＳ１１だけを瞬間的に閉じて、
電荷を再分布させる。このときキヤパシタＣ１
１，Ｃ１２の端子電圧V11（１），V12（１）は
d1VR／２となる。続いて、LSBの一つ上のビツ
トの状態d2によつてスイツチＳ１２かＳ１３を瞬
間的に閉じる。その後スイツチＳ１１だけを閉じ
て電荷を再分布させると、キヤパシタＣ１１，Ｃ
１２の端子電圧V11（２），V12（２）は次のように
なる。
V11(2)＝V12(2)＝１／２（d2＋１／２d1）VR(1)
上記のような動作を繰返し行なうと、ｋ回目の
電荷再分布の終了後にキヤパシタＣ１１，Ｃ１２
の端子電圧V11(K)，V12(K)は、 V11(K)＝V12(K)＝k 〓i=1 2idi／2K-1VR (2) となり、ｋビツトのＤ／Ａ変換が終わる。
上記のような動作を繰返し行なうと、ｋ回目の
電荷再分布の終了後にキヤパシタＣ１１，Ｃ１２
の端子電圧V11(K)，V12(K)は、 V11(K)＝V12(K)＝k 〓i=1 2idi／2K-1VR (2) となり、ｋビツトのＤ／Ａ変換が終わる。
上記のようなＤ／Ａ変換器はキヤパシタ２個と
アナログ・スイツチから構成され、構成が簡単で
IC化に向くが、変換精度は２つのキヤパシタの
マツチングの精度によつて決定される。したがつ
てIC化した場合あまり高精度は期待できない。
またこのＤ／Ａ変換器をＡ／Ｄ変換器（逐次比較
方式など）の一部に利用した場合には、比較器の
オフセツトが精度に影響して高精度用には適さな
い。
アナログ・スイツチから構成され、構成が簡単で
IC化に向くが、変換精度は２つのキヤパシタの
マツチングの精度によつて決定される。したがつ
てIC化した場合あまり高精度は期待できない。
またこのＤ／Ａ変換器をＡ／Ｄ変換器（逐次比較
方式など）の一部に利用した場合には、比較器の
オフセツトが精度に影響して高精度用には適さな
い。
また電子通信学会論文誌’81／９、Vo1.J64−
Ｃ、No.９に掲載の井阪らによるスイツチドキヤパ
シタ形Ａ／Ｄ変換器においても比較器、演算増幅
器のオフセツト誤差が問題となつている。
Ｃ、No.９に掲載の井阪らによるスイツチドキヤパ
シタ形Ａ／Ｄ変換器においても比較器、演算増幅
器のオフセツト誤差が問題となつている。
上記の従来例で述べたように、インタフエース
回路にはそのキーコンポーネントに高精度で高価
なものが多数要求されることが多く、したがつて
IC化が難しいという問題点があつた。
回路にはそのキーコンポーネントに高精度で高価
なものが多数要求されることが多く、したがつて
IC化が難しいという問題点があつた。
本発明は上記の問題点を解決するためになされ
たもので、使用する高精度部品が少なく、IC化
の容易なインタフエース回路を実現することを目
的とする。
たもので、使用する高精度部品が少なく、IC化
の容易なインタフエース回路を実現することを目
的とする。
上記の目的を達成するために本発明の要旨とす
るところは、それぞれその一端が任意の電位に接
続する任意の数のスイツチからなる２つのスイツ
チ群と、このスイツチ群の他端がそれぞれその一
端に関連して接続する２つのキヤパシタと、この
２つのキヤパシタの他端がその入力端子に接続す
る反転増幅器と、この反転増幅器の出力端子に関
連してその一端が接続し前記入力端子にその他端
が接続するスイツチとを備えたことを特徴とする
インタフエース回路に存する。
るところは、それぞれその一端が任意の電位に接
続する任意の数のスイツチからなる２つのスイツ
チ群と、このスイツチ群の他端がそれぞれその一
端に関連して接続する２つのキヤパシタと、この
２つのキヤパシタの他端がその入力端子に接続す
る反転増幅器と、この反転増幅器の出力端子に関
連してその一端が接続し前記入力端子にその他端
が接続するスイツチとを備えたことを特徴とする
インタフエース回路に存する。
以下図面を用いて本発明を説明する。
第４図は本発明に係るインタフエース回路の実
施例を示す電気回路図である。主回路３０におい
て、３１は基準電圧VRが加えられる基準電圧端
子、Ｓ３１はこの基準電圧端子３１にその一端が
接続するスイツチ、３２は入力信号VINが加えら
れる入力端子、Ｓ３２はこの入力端子３２にその
一端が接続するスイツチ、Ｓ３３はその一端がコ
モンに接続するスイツチ、Ｃ１は第１のスイツチ
群を構成する前記各スイツチＳ３１，Ｓ３２，Ｓ
３３の他端がその一端に接続するキヤパシタ、Ｓ
３４はその一端がコモンに接続するスイツチ、Ｃ
２は第２のスイツチ群を構成するこのスイツチＳ
３４の他端がその一端に接続するキヤパシタ、３
３は前記キヤパシタＣ１，Ｃ２の他端がその入力
端子に接続する反転増幅器で例えばインバータな
どを用いることができる。Ｓ３５はこの反転増幅
器３３の出力端子がその一端に接続し前記キヤパ
シタＣ１の一端がその他端に接続するスイツチ、
Ｓ３６は前記反転増幅器３３の出力端子にその一
端が接続し前記反転増幅器３３の入力端子にその
他端が接続するスイツチ、Ｓ３７は前記反転増幅
器３３の出力端子がその一端に接続し前記キヤパ
シタＣ２の一端がその他端に接続するスイツチ、
３４は前記反転増幅器３３からの剰余出力VOを
外部へ送出する出力端子である。３５は外部から
のクロツク及び前記反転増幅器３３からの比較出
力VCを入力して前記各スイツチＳ３１〜Ｓ３７
の開閉を制御するための制御信号を発生する制御
回路である。
施例を示す電気回路図である。主回路３０におい
て、３１は基準電圧VRが加えられる基準電圧端
子、Ｓ３１はこの基準電圧端子３１にその一端が
接続するスイツチ、３２は入力信号VINが加えら
れる入力端子、Ｓ３２はこの入力端子３２にその
一端が接続するスイツチ、Ｓ３３はその一端がコ
モンに接続するスイツチ、Ｃ１は第１のスイツチ
群を構成する前記各スイツチＳ３１，Ｓ３２，Ｓ
３３の他端がその一端に接続するキヤパシタ、Ｓ
３４はその一端がコモンに接続するスイツチ、Ｃ
２は第２のスイツチ群を構成するこのスイツチＳ
３４の他端がその一端に接続するキヤパシタ、３
３は前記キヤパシタＣ１，Ｃ２の他端がその入力
端子に接続する反転増幅器で例えばインバータな
どを用いることができる。Ｓ３５はこの反転増幅
器３３の出力端子がその一端に接続し前記キヤパ
シタＣ１の一端がその他端に接続するスイツチ、
Ｓ３６は前記反転増幅器３３の出力端子にその一
端が接続し前記反転増幅器３３の入力端子にその
他端が接続するスイツチ、Ｓ３７は前記反転増幅
器３３の出力端子がその一端に接続し前記キヤパ
シタＣ２の一端がその他端に接続するスイツチ、
３４は前記反転増幅器３３からの剰余出力VOを
外部へ送出する出力端子である。３５は外部から
のクロツク及び前記反転増幅器３３からの比較出
力VCを入力して前記各スイツチＳ３１〜Ｓ３７
の開閉を制御するための制御信号を発生する制御
回路である。
第５図は上記のような構成のインタフエース回
路を１ビツトＡ／Ｄ変換器として動作させる場合
の模様を示す動作説明図である。以下各動作ステ
ツプを示す第５図(A)〜(J)にもとづいて動作を説明
する。
路を１ビツトＡ／Ｄ変換器として動作させる場合
の模様を示す動作説明図である。以下各動作ステ
ツプを示す第５図(A)〜(J)にもとづいて動作を説明
する。
(A) 最初にスイツチＳ３２，Ｓ３４，Ｓ３６のみ
がオンとなる。反転増幅器３３の入力電圧Va
は、反転増幅器３３のオフセツト（またはしき
い電圧）VTと等しくなるので、キヤパシタＣ
１，Ｃ２の端子電圧V1，V2はそれぞれ次のよ
うに（充電されて）なる。
がオンとなる。反転増幅器３３の入力電圧Va
は、反転増幅器３３のオフセツト（またはしき
い電圧）VTと等しくなるので、キヤパシタＣ
１，Ｃ２の端子電圧V1，V2はそれぞれ次のよ
うに（充電されて）なる。
V1＝VIN−VT
V2＝VT
(B) 次にスイツチＳ３３，Ｓ３７のみがオンとな
る。V1が−VTとなるので電荷VIN・Ｃ１がキヤ
パシタＣ２に移送されV2＝VT−VIＣ１／Ｃ２
となる。
る。V1が−VTとなるので電荷VIN・Ｃ１がキヤ
パシタＣ２に移送されV2＝VT−VIＣ１／Ｃ２
となる。
(C) スイツチＳ３２，Ｓ３６のみがオンとなる。
ここで再びキヤパシタＣ１に入力VINが加えら
れ、V1＝VIN−VTとなる。キヤパシタＣ２はホ
ールド状態となり(B)における値をそのまま保持
する。
ここで再びキヤパシタＣ１に入力VINが加えら
れ、V1＝VIN−VTとなる。キヤパシタＣ２はホ
ールド状態となり(B)における値をそのまま保持
する。
(D) スイツチＳ３４，Ｓ３５のみがオンとなる。
V2は再びVTとなるので(B)で移送された電荷が
キヤパシタＣ１に戻り、V1＝2VIN−VTとなる。
V2は再びVTとなるので(B)で移送された電荷が
キヤパシタＣ１に戻り、V1＝2VIN−VTとなる。
(E) スイツチＳ３１のみがオンとなる。このとき
反転増幅器Ａは比較器として動作し、その入力
電圧Vaは Va＝VR−V1＝VR−2VIN＋VT となる。オフセツト電圧VTよりもVaが大きい
とき、すなわちVIN＜VR／２のとき出力VO（＝
VC）はＬ、この逆のときは出力VO（＝VC）は
Ｈとなつて、１ビツトのＡ／Ｄ変換出力が得ら
れる。
反転増幅器Ａは比較器として動作し、その入力
電圧Vaは Va＝VR−V1＝VR−2VIN＋VT となる。オフセツト電圧VTよりもVaが大きい
とき、すなわちVIN＜VR／２のとき出力VO（＝
VC）はＬ、この逆のときは出力VO（＝VC）は
Ｈとなつて、１ビツトのＡ／Ｄ変換出力が得ら
れる。
VIN＜VR／２のときは下記の(F)のステツプを
実行し、VINVR／２のときは(G)〜(J)の各ステ
ツプを実行する。
実行し、VINVR／２のときは(G)〜(J)の各ステ
ツプを実行する。
(F) VIN＜VR／２の場合で、スイツチＳ３５のみ
オンとなる。この結果出力VO＝VT＋V1＝2VIN
の剰余出力が得られる。
オンとなる。この結果出力VO＝VT＋V1＝2VIN
の剰余出力が得られる。
(G) VINVR／２の場合に(J)まで続行するプロセ
スで、まずスイツチＳ３３，Ｓ３７のみオンと
なる。V1＝VTとなるので、キヤパシタＣ１の
電荷2VINＣ１はキヤパシタＣ２に移送され、
V2＝VT−2VINＣ１／Ｃ２となる。
スで、まずスイツチＳ３３，Ｓ３７のみオンと
なる。V1＝VTとなるので、キヤパシタＣ１の
電荷2VINＣ１はキヤパシタＣ２に移送され、
V2＝VT−2VINＣ１／Ｃ２となる。
(H) 次にスイツチＳ３１，Ｓ３７のみオンとな
る。V1＝VR−VTとなるので電荷Ｃ１VRがキヤ
パシタＣ２から移送される。この結果V2＝VT
−（2VIN−VR）Ｃ１／Ｃ２となる。
る。V1＝VR−VTとなるので電荷Ｃ１VRがキヤ
パシタＣ２から移送される。この結果V2＝VT
−（2VIN−VR）Ｃ１／Ｃ２となる。
(I) スイツチＳ３３，Ｓ３６のみをオンする。キ
ヤパシタＣ１がリセツトされV1＝−VTとなる。
キヤパシタＣ２はホールド状態となり(H)におけ
る電荷をそのまま保持する。
ヤパシタＣ１がリセツトされV1＝−VTとなる。
キヤパシタＣ２はホールド状態となり(H)におけ
る電荷をそのまま保持する。
(J) スイツチＳ３４，Ｓ３５のみをオンする。
V2＝VTとなるので、キヤパシタＣ２の電荷−
（2VIN−VR）Ｃ１がキヤパシタＣ１に移送され
る。この結果、出力VOは、VO＝VT＋V1＝VT＋
2VIN−VR−VT＝2VIN−VRとなる。すなわち、
VINVR／２の場合には2VIN−VRの剰余出力が
得られる。
V2＝VTとなるので、キヤパシタＣ２の電荷−
（2VIN−VR）Ｃ１がキヤパシタＣ１に移送され
る。この結果、出力VOは、VO＝VT＋V1＝VT＋
2VIN−VR−VT＝2VIN−VRとなる。すなわち、
VINVR／２の場合には2VIN−VRの剰余出力が
得られる。
このような構成の１ビツトＡ／Ｄ変換器におい
て、反転増幅器のオフセツト（またはしきい電
圧）は原理的に、出力の精度に影響しないので、
インバータのように簡単なものを用いることがで
きる。また（高精度）抵抗を全く用いずに剰余出
力を得ることができる。さらにキヤパシタＣ１，
Ｃ２の値は原理的に精度に影響せずマツチングは
不要である。キヤパシタを用いた方式なので平衡
状態では電流が流れないため、スイツチのオン抵
抗による誤差も生じない。また１つの反転増幅器
で、ホールド・アンプ、比較器を兼用でき、回路
構成が簡単で高精度部品が不要なのでIC化に向
くという利点もある。
て、反転増幅器のオフセツト（またはしきい電
圧）は原理的に、出力の精度に影響しないので、
インバータのように簡単なものを用いることがで
きる。また（高精度）抵抗を全く用いずに剰余出
力を得ることができる。さらにキヤパシタＣ１，
Ｃ２の値は原理的に精度に影響せずマツチングは
不要である。キヤパシタを用いた方式なので平衡
状態では電流が流れないため、スイツチのオン抵
抗による誤差も生じない。また１つの反転増幅器
で、ホールド・アンプ、比較器を兼用でき、回路
構成が簡単で高精度部品が不要なのでIC化に向
くという利点もある。
なおキヤパシタＣ１の前（点Ｐ）にバツフアを
挿入することにより入力部分に接続する外部回路
からの充電時間を短かくすることができる（入力
インピーダンスの改善）。
挿入することにより入力部分に接続する外部回路
からの充電時間を短かくすることができる（入力
インピーダンスの改善）。
第６図は本発明の第２の実施例を示すブロツク
図で、第４図の１ビツトＡ／Ｄ変換回路を循環的
に繰返し動作させることにより複数ビツトのＡ／
Ｄ変換器を構成したものである。図において４１
は入力信号VINが加えられる入力端子、Ｓ４１は
この入力端子４１にその一端が接続するスイツ
チ、４２はこのスイツチＳ４１の他端がその入力
端子に接続するサンプル・ホールド回路、３０は
このＳ／Ｈ回路４２の出力をその入力とする１ビ
ツトＡ／Ｄ変換回路の主回路（第３図参照）、Ｓ
４２はこの主回路３０からの剰余出力VOがその
一端に加わりその他端が前記Ｓ／Ｈ回路４２の入
力に接続するスイツチ、４３は前記主回路３０か
らの比較出力VCおよび外部からのクロツクを入
力してＳ４１，Ｓ４２を含む各スイツチへの制御
信号および複数ビツトのデータ出力D0〜Do-1（ｎ
ビツトの場合）を発生する制御回路である。
図で、第４図の１ビツトＡ／Ｄ変換回路を循環的
に繰返し動作させることにより複数ビツトのＡ／
Ｄ変換器を構成したものである。図において４１
は入力信号VINが加えられる入力端子、Ｓ４１は
この入力端子４１にその一端が接続するスイツ
チ、４２はこのスイツチＳ４１の他端がその入力
端子に接続するサンプル・ホールド回路、３０は
このＳ／Ｈ回路４２の出力をその入力とする１ビ
ツトＡ／Ｄ変換回路の主回路（第３図参照）、Ｓ
４２はこの主回路３０からの剰余出力VOがその
一端に加わりその他端が前記Ｓ／Ｈ回路４２の入
力に接続するスイツチ、４３は前記主回路３０か
らの比較出力VCおよび外部からのクロツクを入
力してＳ４１，Ｓ４２を含む各スイツチへの制御
信号および複数ビツトのデータ出力D0〜Do-1（ｎ
ビツトの場合）を発生する制御回路である。
このような構成のＡ／Ｄ変換器の動作は次のよ
うになる。スイツチＳ４１のオン動作によりまず
入力信号VINがＳ／Ｈ回路４２に保持される。次
に入力VINは主回路３０に加えられ第１ビツト
（MSB）のＡ／Ｄ変換出力および剰余出力を発生
する。この剰余出力はスイツチＳ４２のオン動作
によりＳ／Ｈ回路４２に保持され、以下同様に必
要ビツト数（ｎ）だけ上記の手順を繰り返してデ
ータ出力（Ａ／Ｄ変換出力）D0〜Do-1を得る。
但し第２ビツト目以降では第４図の(A)のステツプ
は不要（前回の変換の最終ステツプでキヤパシタ
Ｃ１に保持された電圧をそのまま用いればよいか
ら）となり、Ｓ／Ｈ回路４２からの値は(C)のステ
ツプにおいてのみ用いられる。
うになる。スイツチＳ４１のオン動作によりまず
入力信号VINがＳ／Ｈ回路４２に保持される。次
に入力VINは主回路３０に加えられ第１ビツト
（MSB）のＡ／Ｄ変換出力および剰余出力を発生
する。この剰余出力はスイツチＳ４２のオン動作
によりＳ／Ｈ回路４２に保持され、以下同様に必
要ビツト数（ｎ）だけ上記の手順を繰り返してデ
ータ出力（Ａ／Ｄ変換出力）D0〜Do-1を得る。
但し第２ビツト目以降では第４図の(A)のステツプ
は不要（前回の変換の最終ステツプでキヤパシタ
Ｃ１に保持された電圧をそのまま用いればよいか
ら）となり、Ｓ／Ｈ回路４２からの値は(C)のステ
ツプにおいてのみ用いられる。
このような構成のＡ／Ｄ変換器は、前記第１の
実施例の各特徴を備えるとともに、高精度・複数
ビツトのＡ／Ｄ変換器を簡単な構成で実現できる
という利点を有する。また手順の繰返しを増やす
だけでビツト数を容易に拡張することができる。
実施例の各特徴を備えるとともに、高精度・複数
ビツトのＡ／Ｄ変換器を簡単な構成で実現できる
という利点を有する。また手順の繰返しを増やす
だけでビツト数を容易に拡張することができる。
第７図は本発明の第３の実施例を示すブロツク
図で、第４図の１ビツトＡ／Ｄ変換回路を複数個
縦続接続することにより複数ビツトのＡ／Ｄ変換
器を構成したものである。入力端子５１に加えら
れる入力信号VINはＳ／Ｈ回路５２でホールドさ
れた後１ビツトＡ／Ｄ変換回路の主回路３０（第
４図）の入力となる。主回路３０の剰余出力は次
段の主回路３０の入力となり以下同様に必要なビ
ツト数に対応した個数の主回路３０に接続する。
各主回路３０からの比較出力Vc0〜Vco-1および
外部からのクロツクは制御回路５３に加えられ、
各スイツチへの制御出力およびデータ出力（Ａ／
Ｄ変換出力）D0〜Do-1を発生する。この場合に
第５図(E)の比較結果によつて各段の処理ステツプ
長が異ならないように、例えばVIN＜VR／２なら
(F)のステツプの状態を(J)のタイミングまで保持す
ることが必要である。
図で、第４図の１ビツトＡ／Ｄ変換回路を複数個
縦続接続することにより複数ビツトのＡ／Ｄ変換
器を構成したものである。入力端子５１に加えら
れる入力信号VINはＳ／Ｈ回路５２でホールドさ
れた後１ビツトＡ／Ｄ変換回路の主回路３０（第
４図）の入力となる。主回路３０の剰余出力は次
段の主回路３０の入力となり以下同様に必要なビ
ツト数に対応した個数の主回路３０に接続する。
各主回路３０からの比較出力Vc0〜Vco-1および
外部からのクロツクは制御回路５３に加えられ、
各スイツチへの制御出力およびデータ出力（Ａ／
Ｄ変換出力）D0〜Do-1を発生する。この場合に
第５図(E)の比較結果によつて各段の処理ステツプ
長が異ならないように、例えばVIN＜VR／２なら
(F)のステツプの状態を(J)のタイミングまで保持す
ることが必要である。
第７図の縦続型Ａ／Ｄは第６図の循環型Ａ／Ｄ
に比べて構成は複雑になるが、サンプル・レート
を大きくとれるという利点がある。
に比べて構成は複雑になるが、サンプル・レート
を大きくとれるという利点がある。
第８図は第４図のインタフエース回路を差動サ
ンプル・ホールド回路として動作させる、本発明
に係る第４の実施例の動作を示す動作説明図であ
る。第５図の１ビツトＡ／Ｄ変換器の各動作ステ
ツプから(C)〜(G)のステツプを飛ばしたものが第８
図の(A)〜(E)の各ステツプに対応する。すなわち最
終ステツプ(E)で２つの入力VINとVRの差動出力VO
＝VIN−VRを得ることができる。
ンプル・ホールド回路として動作させる、本発明
に係る第４の実施例の動作を示す動作説明図であ
る。第５図の１ビツトＡ／Ｄ変換器の各動作ステ
ツプから(C)〜(G)のステツプを飛ばしたものが第８
図の(A)〜(E)の各ステツプに対応する。すなわち最
終ステツプ(E)で２つの入力VINとVRの差動出力VO
＝VIN−VRを得ることができる。
上記の手順を適当に組み合わせることにより、
VO＝±mVIN±nVR（ｍ、ｎは整数）の演算も実現
できる。またスイツチＳ３１，Ｓ３２や端子３
１，３２と同様にスイツチおよび端子を増やすこ
とにより上記の式の項数も任意に増加できる。ま
た出力部分に抵抗分圧回路を用いて帰還すること
によりゲインを得ることもできる。
VO＝±mVIN±nVR（ｍ、ｎは整数）の演算も実現
できる。またスイツチＳ３１，Ｓ３２や端子３
１，３２と同様にスイツチおよび端子を増やすこ
とにより上記の式の項数も任意に増加できる。ま
た出力部分に抵抗分圧回路を用いて帰還すること
によりゲインを得ることもできる。
なお上記の差動あるいは演算サンプル・ホール
ド回路の出力にＳ／Ｈ回路を設けることにより中
間ステツプにおける不要な出力信号を外部から遮
へいし、必要な最終ステツプからの出力のみを外
部へ出力することができる。
ド回路の出力にＳ／Ｈ回路を設けることにより中
間ステツプにおける不要な出力信号を外部から遮
へいし、必要な最終ステツプからの出力のみを外
部へ出力することができる。
第９図は本発明に係るインタフエース回路の第
５の実施例を示す電気回路図で、Ｄ／Ａ変換回路
として働くものである。主回路６０において６１
は基準電圧VRが加わる基準入力端子、Ｓ６１は
この基準入力端子６１にその一端が接続するスイ
ツチ、Ｃ６１はこのスイツチＳ６１の他端がその
一端に接続する第１のキヤパシタ、Ｓ６２はその
一端が前記第１のキヤパシタＣ６１の前記一端に
接続しその他端がコモンに接続するスイツチ、Ｓ
６４はその一端が前記基準入力端子６１に接続す
るスイツチ、Ｃ６２はその一端が前記スイツチ６
４の他端に接続しその他端が前記第１のキヤパシ
タＣ６１の他端に接続する第２のキヤパシタ、Ｓ
６５はその一端が前記第２のキヤパシタＣ６２の
前記一端に接続し他端がコモンに接続するスイツ
チ、Ｓ６３はその一端が前記第１のキヤパシタＣ
６１の前記一端に接続しその他端が前記第２のキ
ヤパシタＣ６２の前記一端に接続するスイツチ、
６２はその入力端子に前記キヤパシタＣ６１とＣ
６２の接続点が接続する反転増幅器でインバータ
などの簡単なもの、Ｓ６８はその一端が前記反転
増幅器６２の出力端子に接続しその他端がその入
力端子に接続するスイツチ、Ｃ６３とＣ６４はそ
の一端が前記反転増幅器６２の前記入力端子に接
続して電圧保持手段を構成するキヤパシタ、Ｓ６
６とＳ６７はその一端が前記キヤパシタＣ６３，
Ｃ６４の他端にそれぞれ接続しその他端がコモン
に接続するスイツチ、Ｓ６９，Ｓ７０はその一端
が前記キヤパシタＣ６３，Ｃ６４の他端にそれぞ
れ接続し他端が前記反転増幅器６２の出力端子に
接続するスイツチ、Ｓ７１はその一端が前記反転
増幅器６２の出力端子に接続し、その他端が前記
キヤパシタＣ６１の一端および帰還入力端子６３
に接続するスイツチ、６４は前記反転増幅器６２
からの出力が加わる主回路の出力端子である。ス
イツチＳ７３、キヤパシタＣ６５、バツフア６５
は主回路６０からの出力VAを入力とする公知の
サンプル・ホールド回路を形成しており、Ｓ７２
は前記バツフア６５（ソース・フオロワなどの簡
単なものでよい）の出力端子にその一端が接続し
他端が前記帰還端子６３に接続するスイツチであ
る。６６はバツフア６５の出力を外部へ送る出力
端子である。６７は外部からのクロツクおよび２
値の入力データを入力し、上記の各スイツチへ制
御信号を送る制御回路である。
５の実施例を示す電気回路図で、Ｄ／Ａ変換回路
として働くものである。主回路６０において６１
は基準電圧VRが加わる基準入力端子、Ｓ６１は
この基準入力端子６１にその一端が接続するスイ
ツチ、Ｃ６１はこのスイツチＳ６１の他端がその
一端に接続する第１のキヤパシタ、Ｓ６２はその
一端が前記第１のキヤパシタＣ６１の前記一端に
接続しその他端がコモンに接続するスイツチ、Ｓ
６４はその一端が前記基準入力端子６１に接続す
るスイツチ、Ｃ６２はその一端が前記スイツチ６
４の他端に接続しその他端が前記第１のキヤパシ
タＣ６１の他端に接続する第２のキヤパシタ、Ｓ
６５はその一端が前記第２のキヤパシタＣ６２の
前記一端に接続し他端がコモンに接続するスイツ
チ、Ｓ６３はその一端が前記第１のキヤパシタＣ
６１の前記一端に接続しその他端が前記第２のキ
ヤパシタＣ６２の前記一端に接続するスイツチ、
６２はその入力端子に前記キヤパシタＣ６１とＣ
６２の接続点が接続する反転増幅器でインバータ
などの簡単なもの、Ｓ６８はその一端が前記反転
増幅器６２の出力端子に接続しその他端がその入
力端子に接続するスイツチ、Ｃ６３とＣ６４はそ
の一端が前記反転増幅器６２の前記入力端子に接
続して電圧保持手段を構成するキヤパシタ、Ｓ６
６とＳ６７はその一端が前記キヤパシタＣ６３，
Ｃ６４の他端にそれぞれ接続しその他端がコモン
に接続するスイツチ、Ｓ６９，Ｓ７０はその一端
が前記キヤパシタＣ６３，Ｃ６４の他端にそれぞ
れ接続し他端が前記反転増幅器６２の出力端子に
接続するスイツチ、Ｓ７１はその一端が前記反転
増幅器６２の出力端子に接続し、その他端が前記
キヤパシタＣ６１の一端および帰還入力端子６３
に接続するスイツチ、６４は前記反転増幅器６２
からの出力が加わる主回路の出力端子である。ス
イツチＳ７３、キヤパシタＣ６５、バツフア６５
は主回路６０からの出力VAを入力とする公知の
サンプル・ホールド回路を形成しており、Ｓ７２
は前記バツフア６５（ソース・フオロワなどの簡
単なものでよい）の出力端子にその一端が接続し
他端が前記帰還端子６３に接続するスイツチであ
る。６６はバツフア６５の出力を外部へ送る出力
端子である。６７は外部からのクロツクおよび２
値の入力データを入力し、上記の各スイツチへ制
御信号を送る制御回路である。
なおスイツチＳ６１，Ｓ６２，Ｓ６３，Ｓ７２
はキヤパシタＣ６１の一端に接続する第１のスイ
ツチ群を構成し、スイツチＳ６４，Ｓ６５はキヤ
パシタＣ６２の一端に接続する第２のスイツチ群
を構成している。
はキヤパシタＣ６１の一端に接続する第１のスイ
ツチ群を構成し、スイツチＳ６４，Ｓ６５はキヤ
パシタＣ６２の一端に接続する第２のスイツチ群
を構成している。
第１０図は上記のような構成のＤ／Ａ変換器の
動作の模様を示す動作説明図である。以下各動作
ステツプを第１０図(A)〜(H)にもとづいて説明す
る。
動作の模様を示す動作説明図である。以下各動作
ステツプを第１０図(A)〜(H)にもとづいて説明す
る。
(A) まずｉビツト目の入力データdiが１のときス
イツチＳ６１，Ｓ６６，Ｓ６８diが０のときス
イツチＳ６２，Ｓ６６，Ｓ６８をONとしてキ
ヤパシタＣ６１をV61＝diVR−VTに充電する。
LSB（ｉ＝１）以外のときキヤパシタＣ６２に
は前回の変換結果に対応した電圧V62＝VOi-1−
VTが保持されている。LSB（ｉ＝１）のときは
スイツチＳ６５がオンとなつてV62＝0Vとな
る。
イツチＳ６１，Ｓ６６，Ｓ６８diが０のときス
イツチＳ６２，Ｓ６６，Ｓ６８をONとしてキ
ヤパシタＣ６１をV61＝diVR−VTに充電する。
LSB（ｉ＝１）以外のときキヤパシタＣ６２に
は前回の変換結果に対応した電圧V62＝VOi-1−
VTが保持されている。LSB（ｉ＝１）のときは
スイツチＳ６５がオンとなつてV62＝0Vとな
る。
(B) スイツチＳ６３，Ｓ６８，Ｓ６６をONとし
電荷をキヤパシタＣ６１，Ｃ６２に再分布す
る。再分布後のキヤパシタの端子電圧（第１の
電圧）V61は、 V61＝C61diVR＋C62VOi-1／C61＋C62 (3) となる（LSBのときは(3)式においてVOi-1＝０
とする）。
電荷をキヤパシタＣ６１，Ｃ６２に再分布す
る。再分布後のキヤパシタの端子電圧（第１の
電圧）V61は、 V61＝C61diVR＋C62VOi-1／C61＋C62 (3) となる（LSBのときは(3)式においてVOi-1＝０
とする）。
(C) スイツチＳ６２，Ｓ６９をONにして(B)でキ
ヤパシタＣ６１に保持された電荷をキヤパシタ
Ｃ６３に移送する。このときのキヤパシタの一
端の電圧は VA＝VT−V61C61／C63 (4) となる。
ヤパシタＣ６１に保持された電荷をキヤパシタ
Ｃ６３に移送する。このときのキヤパシタの一
端の電圧は VA＝VT−V61C61／C63 (4) となる。
(D) 再びdiVRの充電を今度はキヤパシタＣ６２
に行なう（スイツチＳ６４またはＳ６５と、Ｓ
６２，Ｓ６８がON）。
に行なう（スイツチＳ６４またはＳ６５と、Ｓ
６２，Ｓ６８がON）。
(E) スイツチＳ６３，Ｓ６７，Ｓ７１をONに
し、キヤパシタＣ６４に保持されている、前回
の変換結果に対応した電荷をキヤパシタＣ６
１，Ｃ６２に移送し、(D)でキヤパシタＣ６２に
保持された電荷とともに、再分布を行なう。再
分布後のキヤパシタの端子電圧（第２の電圧）
V62は、 V62＝C61VOi-1＋C62diVR／C61＋C62 (5) となる（LSBのときは(5)式においてVOi-1＝０
とする）。
し、キヤパシタＣ６４に保持されている、前回
の変換結果に対応した電荷をキヤパシタＣ６
１，Ｃ６２に移送し、(D)でキヤパシタＣ６２に
保持された電荷とともに、再分布を行なう。再
分布後のキヤパシタの端子電圧（第２の電圧）
V62は、 V62＝C61VOi-1＋C62diVR／C61＋C62 (5) となる（LSBのときは(5)式においてVOi-1＝０
とする）。
(F) スイツチＳ６２，Ｓ６８をONとしキヤパシ
タＣ６１の電荷をリセツトする。キヤパシタＣ
６２には(E)の再分布後の電圧が保持されてい
る。
タＣ６１の電荷をリセツトする。キヤパシタＣ
６２には(E)の再分布後の電圧が保持されてい
る。
(G) MSBでないときはスイツチＳ６３，Ｓ６６，
Ｓ７１がONとなり、(C)でキヤパシタＣ６３に
保持された第１の電圧V61に対応した電荷と、
キヤパシタＣ６２に保持された第２の電圧V62
に対応した電荷とで再分布を行なうと再分布後
のキヤパシタの端子電圧すなわちｉビツト目の
Ｄ／Ａ変換出力VOｉは、 VOｉ＝
（C612＋C622）diVR＋2C61C62VOi-1／（C61＋C62）2(6)
となる。
Ｓ７１がONとなり、(C)でキヤパシタＣ６３に
保持された第１の電圧V61に対応した電荷と、
キヤパシタＣ６２に保持された第２の電圧V62
に対応した電荷とで再分布を行なうと再分布後
のキヤパシタの端子電圧すなわちｉビツト目の
Ｄ／Ａ変換出力VOｉは、 VOｉ＝
（C612＋C622）diVR＋2C61C62VOi-1／（C61＋C62）2(6)
となる。
MSBのときはスイツチＳ７１のかわりにス
イツチＳ７２，Ｓ７３がONとなつて、Ｄ／Ａ
変換出力VOｎに対応した電圧はキヤパシタＣ
６５に保持され、バツフア６５を介して出力端
子６６からVOとして出力される。
イツチＳ７２，Ｓ７３がONとなつて、Ｄ／Ａ
変換出力VOｎに対応した電圧はキヤパシタＣ
６５に保持され、バツフア６５を介して出力端
子６６からVOとして出力される。
(H) MSBでないときはスイツチＳ６２，Ｓ７０
がONとなつて、(G)でキヤパシタＣ６１に保持
されたVOｉに対応した電荷をキヤパシタＣ６
４に移送して次のビツトの変換に備える。
がONとなつて、(G)でキヤパシタＣ６１に保持
されたVOｉに対応した電荷をキヤパシタＣ６
４に移送して次のビツトの変換に備える。
MSBのときはＳ６７，Ｓ６８をオンとする。
以上のような動作をLSB（ｉ＝１）からMSB
（ｉ＝ｎ：入力データのビツト数）まで繰り返す
ことにより、ｎビツトの入力データについての
Ｄ／Ａ変換を行なうことができる。
（ｉ＝ｎ：入力データのビツト数）まで繰り返す
ことにより、ｎビツトの入力データについての
Ｄ／Ａ変換を行なうことができる。
このような構成のＤ／Ａ変換器において２つの
キヤパシタのマツチング精度がＤ／Ａ変換出力精
度に与える影響は次のように示される。(6)式にお
いてＣ６１とＣ６２はほぼ等しいのでC61＝Ｃ、
C62＝Ｃ＋ΔCとおくと VOｉ＝diVR｛C2＋（Ｃ＋ΔC）2＋2VOi-1C（Ｃ＋ΔC）／
（Ｃ＋Ｃ＋ΔC）2 ＝１／２（diVR＋VOi-1）−（VOi-1−diVR）ΔC2／２
（4C2＋4CΔC＋ΔC2）(7) となる。(7)式の第２項は誤差項を示すが、これは
第３図に示すような従来方式の場合の誤差項（計
算略） （VOi-1−diVR）ΔC／２（2C＋ΔC）(8) よりはるかに小さい値をとる。例えばキヤパシタ
のマツチング精度が１％の場合にはΔC／Ｃ＝
0.01であるから、(7)式による誤差項のΔC2／２
（4C2＋4CΔC＋ΔC2）の値は0.0012％、(8)式によ
る誤差項のΔC／２（2C＋ΔC）の値は0.25％とな
る。
キヤパシタのマツチング精度がＤ／Ａ変換出力精
度に与える影響は次のように示される。(6)式にお
いてＣ６１とＣ６２はほぼ等しいのでC61＝Ｃ、
C62＝Ｃ＋ΔCとおくと VOｉ＝diVR｛C2＋（Ｃ＋ΔC）2＋2VOi-1C（Ｃ＋ΔC）／
（Ｃ＋Ｃ＋ΔC）2 ＝１／２（diVR＋VOi-1）−（VOi-1−diVR）ΔC2／２
（4C2＋4CΔC＋ΔC2）(7) となる。(7)式の第２項は誤差項を示すが、これは
第３図に示すような従来方式の場合の誤差項（計
算略） （VOi-1−diVR）ΔC／２（2C＋ΔC）(8) よりはるかに小さい値をとる。例えばキヤパシタ
のマツチング精度が１％の場合にはΔC／Ｃ＝
0.01であるから、(7)式による誤差項のΔC2／２
（4C2＋4CΔC＋ΔC2）の値は0.0012％、(8)式によ
る誤差項のΔC／２（2C＋ΔC）の値は0.25％とな
る。
このように上記のような構成のＤ／Ａ変換器に
おいて、２つのキヤパシタのマツチング精度が出
力精度に与える影響は非常に小さい、すなわちキ
ヤパシタのマツチング精度があまり良くなくても
比較的容易に高精度を得ることができる。
おいて、２つのキヤパシタのマツチング精度が出
力精度に与える影響は非常に小さい、すなわちキ
ヤパシタのマツチング精度があまり良くなくても
比較的容易に高精度を得ることができる。
またキヤパシタを用いた方式なので平衡状態で
は電流が流れないため、スイツチのオン抵抗によ
る誤差もない。
は電流が流れないため、スイツチのオン抵抗によ
る誤差もない。
また反転増幅器のオフセツト（またはしきい電
圧）は原理的に出力の精度に影響しないので、イ
ンバータのように簡単なものを用いることができ
る。またサンプル・ホールド回路はループの中に
入つているので、そのバツフア６５はソース・フ
オロワなどの簡単なものでよい。また高精度部品
が不用なのでIC化に向く。
圧）は原理的に出力の精度に影響しないので、イ
ンバータのように簡単なものを用いることができ
る。またサンプル・ホールド回路はループの中に
入つているので、そのバツフア６５はソース・フ
オロワなどの簡単なものでよい。また高精度部品
が不用なのでIC化に向く。
第１１図と第１２図は本発明の第６の実施例を
示すための部分回路図およびブロツク図である。
第１１図Ａは第９図の実施例が循環式であるのに
対し、これを縦続式のＤ／Ａ変換器に利用する場
合に、その主回路に加えるべき変形を示すための
部分回路図である。すなわち８０は第９図の主回
路６０においてスイツチＳ８１，Ｓ８２を加える
ことにより、前段の変換結果を次段に保持させる
ようにして１ビツトＤ／Ａ変換器を構成したもの
である。８１は前段の変換結果を入力する変換入
力端子である。また第１１図Ｂのような接続でも
同様の働きをする。
示すための部分回路図およびブロツク図である。
第１１図Ａは第９図の実施例が循環式であるのに
対し、これを縦続式のＤ／Ａ変換器に利用する場
合に、その主回路に加えるべき変形を示すための
部分回路図である。すなわち８０は第９図の主回
路６０においてスイツチＳ８１，Ｓ８２を加える
ことにより、前段の変換結果を次段に保持させる
ようにして１ビツトＤ／Ａ変換器を構成したもの
である。８１は前段の変換結果を入力する変換入
力端子である。また第１１図Ｂのような接続でも
同様の働きをする。
第１２図は縦続形とした場合の接続を示すブロ
ツク図である。９１は基準電圧が加わる基準入力
端子、９０は前記第９図において第１１図の変形
を加えた主回路で、各段の出力VAは次段の変換
入力端子（第１１図の８１）に加えられている。
スイツチＳ９０、キヤパシタＣ９０、バツフア９
２は最終段（データ入力がｎビツトの場合のｎ段
目）からの出力VAを保持するサンプル・ホール
ド回路を構成し、９３はバツフア９２からのＤ／
Ａ変換出力VOを外部へ送出する出力端子である。
９４はデータ入力d1〜doのそれぞれに対応した遅
れを発生する遅れ回路、９５は外部からのクロツ
クおよび前記遅れ回路９４を介してデータ入力d1
〜doを入力し、前記主回路およびサンプル・ホー
ルド回路の各スイツチの制御信号を発生する制御
回路である。
ツク図である。９１は基準電圧が加わる基準入力
端子、９０は前記第９図において第１１図の変形
を加えた主回路で、各段の出力VAは次段の変換
入力端子（第１１図の８１）に加えられている。
スイツチＳ９０、キヤパシタＣ９０、バツフア９
２は最終段（データ入力がｎビツトの場合のｎ段
目）からの出力VAを保持するサンプル・ホール
ド回路を構成し、９３はバツフア９２からのＤ／
Ａ変換出力VOを外部へ送出する出力端子である。
９４はデータ入力d1〜doのそれぞれに対応した遅
れを発生する遅れ回路、９５は外部からのクロツ
クおよび前記遅れ回路９４を介してデータ入力d1
〜doを入力し、前記主回路およびサンプル・ホー
ルド回路の各スイツチの制御信号を発生する制御
回路である。
データ入力d1〜doが加えられると各主回路９０
は制御回路９５からの制御信号によつて順番にデ
ータ入力d1〜doの各ビツトに対応した変換を行な
う。すなわち１段目の主回路９０でデータ入力d1
についての変換を行ない、その変換出力VAを次
段に加えた後２段目でデータ入力d2に関する変換
を行ない以下これをｎ段目まで繰り返すことによ
り出力端子９３からは前記循環形のときと同様の
Ｄ／Ａ変換出力を得ることができる。
は制御回路９５からの制御信号によつて順番にデ
ータ入力d1〜doの各ビツトに対応した変換を行な
う。すなわち１段目の主回路９０でデータ入力d1
についての変換を行ない、その変換出力VAを次
段に加えた後２段目でデータ入力d2に関する変換
を行ない以下これをｎ段目まで繰り返すことによ
り出力端子９３からは前記循環形のときと同様の
Ｄ／Ａ変換出力を得ることができる。
上記のような構成のＤ／Ａ変換器は、構成は若
干複雑になるが、循環式に比べてＤ／Ａ変換のサ
ンプル・レートが約ｎ倍速くなるという利点があ
る。
干複雑になるが、循環式に比べてＤ／Ａ変換のサ
ンプル・レートが約ｎ倍速くなるという利点があ
る。
第１３図は本発明に係るインタフエース回路の
第７の実施例を示す電気回路図でＡ／Ｄ変換器と
して働くものである。
第７の実施例を示す電気回路図でＡ／Ｄ変換器と
して働くものである。
主回路１２０において、１２１は入力信号VI
が加えられる入力信号端子、Ｓ１２１，Ｓ１２３
はこの入力信号端子１２１にその一端が接続する
スイツチ、１２２は基準電圧VRが加えられる基
準電圧端子、Ｓ１２２はこの基準電圧端子１２２
にその一端が接続するスイツチ、Ｓ１２４はコモ
ンにその一端が接続するスイツチ、Ｃ１２１は前
記スイツチＳ１２１，Ｓ１２２の他端がその一端
に接続する第１のキヤパシタ、Ｃ１２２はこの第
１のキヤパシタＣ１２１と容量がほぼ同じで、前
記スイツチＳ１２３，Ｓ１２４の他端がその一端
に接続する第２のキヤパシタ、１２３は前記キヤ
パシタＣ１２１，Ｃ１２２の他端がその入力端子
に接続する反転増幅器、Ｓ１２５はこの反転増幅
器１２３の出力端子がその一端に接続し前記キヤ
パシタＣ１２１の前記一端がその他端に接続する
スイツチ、Ｓ１２６は前記反転増幅器１２３の前
記出力端子がその一端に接続し前記反転増幅器１
２３の前記入力端子にその他端が接続するスイツ
チ、１２４は前記反転増幅器１２３の出力が加わ
る出力端子、１２５はこの出力端子１２４からの
剰余出力に関連する帰還信号FBを入力する帰還
入力端子、Ｓ１２７はこの帰還入力端子１２５に
その一端が接続し前記キヤパシタＣ１２２の前記
一端にその他端が接続するスイツチ、１２６は前
記キヤパシタＣ１２１の前記一端に接続する循環
入力端子（循環形とする場合のみ必要）である。
１２７は上記の主回路１２０からの比較出力VC
および外部からのクロツクを入力して、上記主回
路１２０の各スイツチＳ１２１〜Ｓ１２７への制
御信号を発生する制御回路である。
が加えられる入力信号端子、Ｓ１２１，Ｓ１２３
はこの入力信号端子１２１にその一端が接続する
スイツチ、１２２は基準電圧VRが加えられる基
準電圧端子、Ｓ１２２はこの基準電圧端子１２２
にその一端が接続するスイツチ、Ｓ１２４はコモ
ンにその一端が接続するスイツチ、Ｃ１２１は前
記スイツチＳ１２１，Ｓ１２２の他端がその一端
に接続する第１のキヤパシタ、Ｃ１２２はこの第
１のキヤパシタＣ１２１と容量がほぼ同じで、前
記スイツチＳ１２３，Ｓ１２４の他端がその一端
に接続する第２のキヤパシタ、１２３は前記キヤ
パシタＣ１２１，Ｃ１２２の他端がその入力端子
に接続する反転増幅器、Ｓ１２５はこの反転増幅
器１２３の出力端子がその一端に接続し前記キヤ
パシタＣ１２１の前記一端がその他端に接続する
スイツチ、Ｓ１２６は前記反転増幅器１２３の前
記出力端子がその一端に接続し前記反転増幅器１
２３の前記入力端子にその他端が接続するスイツ
チ、１２４は前記反転増幅器１２３の出力が加わ
る出力端子、１２５はこの出力端子１２４からの
剰余出力に関連する帰還信号FBを入力する帰還
入力端子、Ｓ１２７はこの帰還入力端子１２５に
その一端が接続し前記キヤパシタＣ１２２の前記
一端にその他端が接続するスイツチ、１２６は前
記キヤパシタＣ１２１の前記一端に接続する循環
入力端子（循環形とする場合のみ必要）である。
１２７は上記の主回路１２０からの比較出力VC
および外部からのクロツクを入力して、上記主回
路１２０の各スイツチＳ１２１〜Ｓ１２７への制
御信号を発生する制御回路である。
なおスイツチＳ１２１，Ｓ１２２，Ｓ１２５は
キヤパシタＣ１２１の一端に接続する第１のスイ
ツチ群を形成し、スイツチＳ１２３，Ｓ１２４，
Ｓ１２７はキヤパシタＣ１２２の一端に接続する
第２のスイツチ群を形成している。
キヤパシタＣ１２１の一端に接続する第１のスイ
ツチ群を形成し、スイツチＳ１２３，Ｓ１２４，
Ｓ１２７はキヤパシタＣ１２２の一端に接続する
第２のスイツチ群を形成している。
第１４図は上記のような構成の１ビツトＡ／Ｄ
変換器の動作を説明するための動作説明図であ
る。以下第１４図(A)〜(D)の各ステツプにしたがつ
て動作を説明する。
変換器の動作を説明するための動作説明図であ
る。以下第１４図(A)〜(D)の各ステツプにしたがつ
て動作を説明する。
(A) 最初にスイツチＳ１２１，Ｓ１２３，Ｓ１２
６のみをONとして入力電圧VIをキヤパシタＣ
１２１，Ｃ１２２に保持させる。反転増幅器１
２３の入力端子は仮想接地となるがオフセツト
（またはしきい電圧）VTにより電位はVTとな
る。
６のみをONとして入力電圧VIをキヤパシタＣ
１２１，Ｃ１２２に保持させる。反転増幅器１
２３の入力端子は仮想接地となるがオフセツト
（またはしきい電圧）VTにより電位はVTとな
る。
(B) 次にスイツチＳ１２４，Ｓ１２５のみをON
とし、キヤパシタＣ１２２の電荷をＣ１２１へ
移送する。キヤパシタＣ１２２の端子間電圧は
VI−VTから−VTになるので電荷Ｃ１２２VIが
キヤパシタＣ１２１に移る。この結果キヤパシ
タＣ１２１の端子間電圧U21は （１＋C122／C121）VI−VT となる。
とし、キヤパシタＣ１２２の電荷をＣ１２１へ
移送する。キヤパシタＣ１２２の端子間電圧は
VI−VTから−VTになるので電荷Ｃ１２２VIが
キヤパシタＣ１２１に移る。この結果キヤパシ
タＣ１２１の端子間電圧U21は （１＋C122／C121）VI−VT となる。
(C) スイツチＳ１２２のみをONとすると反転増
幅器１２３はしきい値VTの比較器として動作
し、その入力電位Ｖは Ｖ＝VR−（１＋C122／C121）VI＋VT となる。この結果入力電圧VIは C121／C121＋C122VR≒VR／２ と比較されることになる。
幅器１２３はしきい値VTの比較器として動作
し、その入力電位Ｖは Ｖ＝VR−（１＋C122／C121）VI＋VT となる。この結果入力電圧VIは C121／C121＋C122VR≒VR／２ と比較されることになる。
VI＜C121／C121＋C122VR
のときは反転増幅器１２３からの比較出力はＬ
（論理０のデータ出力に対応）となり次のD1ス
テツプへ進む。
（論理０のデータ出力に対応）となり次のD1ス
テツプへ進む。
VIC121／C121＋C122VR
のときは反転増幅器１２３からの比較力はＨ
（論理１のデータ出力に対応）となり次のD2ス
テツプへ進む。
（論理１のデータ出力に対応）となり次のD2ス
テツプへ進む。
(D1) スイツチＳ１２５のみをONとし、反転増
幅器１２３からの剰余出力として VO＝VI（１＋C122／C121） ≒2VI を得る。
幅器１２３からの剰余出力として VO＝VI（１＋C122／C121） ≒2VI を得る。
(D2) スイツチＳ１２２，Ｓ１２７のみをONと
して、キヤパシタＣ１２１の電荷をキヤパシ
タＣ１２２に移送して剰余出力 VO＝（１＋C121／C122）VI−C121／C122VR≒2VI−VR を得る。
して、キヤパシタＣ１２１の電荷をキヤパシ
タＣ１２２に移送して剰余出力 VO＝（１＋C121／C122）VI−C121／C122VR≒2VI−VR を得る。
第１５図に上記の回路の入出力特性を示す特性
曲線図を示す。
曲線図を示す。
このような構成の１ビツトＡ／Ｄ変換器におい
て、反転増幅器のオフセツト（またはしきい電
圧）は原理的に、出力の精度に影響しないので、
インバータのように簡単なものを用いることがで
きる。また動作ステツプ数も４と比較的少ないの
で変換速度も比較的速い。また、スイツチドキヤ
パシタ形なので平衡状態では電流が流れないた
め、スイツチのオン抵抗による誤差を生じない。
て、反転増幅器のオフセツト（またはしきい電
圧）は原理的に、出力の精度に影響しないので、
インバータのように簡単なものを用いることがで
きる。また動作ステツプ数も４と比較的少ないの
で変換速度も比較的速い。また、スイツチドキヤ
パシタ形なので平衡状態では電流が流れないた
め、スイツチのオン抵抗による誤差を生じない。
第１３図の１ビツトＡ／Ｄ変換回路をサンプ
ル・ホールド回路と組み合わせれば第６図と同様
にして循環形の複数ビツトＡ／Ｄ変換器を実現で
きる。また第７図と同様に構成して縦続形の複数
ビツトＡ／Ｄ変換器を得ることもできる。
ル・ホールド回路と組み合わせれば第６図と同様
にして循環形の複数ビツトＡ／Ｄ変換器を実現で
きる。また第７図と同様に構成して縦続形の複数
ビツトＡ／Ｄ変換器を得ることもできる。
なお第１３図においてキヤパシタＣ１２１，Ｃ
１２２の前記一端にバツフアを挿入することによ
り、外部からの入力電圧でキヤパシタＣ１２１，
Ｃ１２２を充電する際に要する時間を大幅に短縮
することができる。
１２２の前記一端にバツフアを挿入することによ
り、外部からの入力電圧でキヤパシタＣ１２１，
Ｃ１２２を充電する際に要する時間を大幅に短縮
することができる。
第１６図は本発明に係るインタフエース回路の
第８の実施例を示す電気回路図である。主回路２
２０において、２２１は基準電圧VRが加えられ
る基準入力端子、Ｓ２２１はこの基準入力端子２
２１にその一端が接続するスイツチ、Ｃ２２１は
このスイツチＳ２２１の他端にその一端が接続す
るキヤパシタ、Ｓ２２２はこのキヤパシタＣ２２
１の前記一端にその一端が接続しその他端がコモ
ンに接続するスイツチ、２２２はコモン電圧（縦
続接続のLSB以外の場合は前段からの変換出力）
が加わる入力端子、Ｓ２２３はこの入力端子２２
２にその一端が接続するスイツチ、Ｃ２２２はこ
のスイツチＳ２２３の他端がその一端に接続する
キヤパシタ、Ｓ２２４はその一端が前記キヤパシ
タＣ２２１の前記一端と接続し、その他端が前記
キヤパシタＣ２２２の前記一端と接続するスイツ
チ、２２３はその入力端子に前記キヤパシタＣ２
２１およびＣ２２２の他端が接続する反転増幅器
で例えばインバータなどの簡単なもの、Ｓ２２５
はその一端がこの反転増幅器２２３の出力端子に
接続しその他端が前記反転増幅器２２３の前記入
力端子に接続するスイツチ、２２４は前記反転増
幅器２２３の出力端子が接続する変換出力端子、
２２５はこの変換出力端子２２４からの変換出力
VAに関連する信号FB（VAそのものまたはサンプ
ル・ホールド回路を介した信号）を帰還して加え
る帰還入力端子、Ｓ２２６はこのその一端が帰還
入力端子２２５に接続し他端が前記キヤパシタＣ
２２２の前記一端に接続するスイツチである。２
２６は外部からのクロツクおよび２値入力データ
d1〜doにもとづいて、上記主回路のスイツチ手段
を形成する各スイツチの制御信号を発生する制御
回路である。
第８の実施例を示す電気回路図である。主回路２
２０において、２２１は基準電圧VRが加えられ
る基準入力端子、Ｓ２２１はこの基準入力端子２
２１にその一端が接続するスイツチ、Ｃ２２１は
このスイツチＳ２２１の他端にその一端が接続す
るキヤパシタ、Ｓ２２２はこのキヤパシタＣ２２
１の前記一端にその一端が接続しその他端がコモ
ンに接続するスイツチ、２２２はコモン電圧（縦
続接続のLSB以外の場合は前段からの変換出力）
が加わる入力端子、Ｓ２２３はこの入力端子２２
２にその一端が接続するスイツチ、Ｃ２２２はこ
のスイツチＳ２２３の他端がその一端に接続する
キヤパシタ、Ｓ２２４はその一端が前記キヤパシ
タＣ２２１の前記一端と接続し、その他端が前記
キヤパシタＣ２２２の前記一端と接続するスイツ
チ、２２３はその入力端子に前記キヤパシタＣ２
２１およびＣ２２２の他端が接続する反転増幅器
で例えばインバータなどの簡単なもの、Ｓ２２５
はその一端がこの反転増幅器２２３の出力端子に
接続しその他端が前記反転増幅器２２３の前記入
力端子に接続するスイツチ、２２４は前記反転増
幅器２２３の出力端子が接続する変換出力端子、
２２５はこの変換出力端子２２４からの変換出力
VAに関連する信号FB（VAそのものまたはサンプ
ル・ホールド回路を介した信号）を帰還して加え
る帰還入力端子、Ｓ２２６はこのその一端が帰還
入力端子２２５に接続し他端が前記キヤパシタＣ
２２２の前記一端に接続するスイツチである。２
２６は外部からのクロツクおよび２値入力データ
d1〜doにもとづいて、上記主回路のスイツチ手段
を形成する各スイツチの制御信号を発生する制御
回路である。
なおスイツチＳ２２１，Ｓ２２２，Ｓ２２４は
キヤパシタＣ２２１の一端に接続する第１のスイ
ツチ群を形成し、スイツチＳ２２３，Ｓ２２６は
キヤパシタＣ２２２の一端に接続する第２のスイ
ツチ群を形成している。
キヤパシタＣ２２１の一端に接続する第１のスイ
ツチ群を形成し、スイツチＳ２２３，Ｓ２２６は
キヤパシタＣ２２２の一端に接続する第２のスイ
ツチ群を形成している。
第１７図はこのような構成のＤ／Ａ変換回路を
１ビツト分Ｄ／Ａ変換動作させる場合の模様を示
す動作説明図である。以下第１７図Ａ〜Ｃにもと
づいて各動作ステツプを説明する。
１ビツト分Ｄ／Ａ変換動作させる場合の模様を示
す動作説明図である。以下第１７図Ａ〜Ｃにもと
づいて各動作ステツプを説明する。
(A) 入力データのサンプル
スイツチＳ２２５をONとして、反転増幅器
２２３の入力端子電圧を反転増幅器２２３のオ
フセツト（またはしきい電圧）VTに保つ。変
換しようとするｉビツト目のデータ入力diが１
のときはスイツチＳ２２１をdi＝０のときはス
イツチＳ２２２をONとしてキヤパシタＣ２２
１の端子間電圧V31を定電圧 V31＝VRdi−VT に充電する。入力データがLSBの場合（ｉ＝
１）はスイツチＳ２２３をONとしてキヤパシ
タＣ２２２の端子間電圧V32を V32＝−VT に充電する。入力データがLSBでない場合
（ｉ≠１）はスイツチＳ２２３はオープンでキ
ヤパシタＣ２２は前回（循環式）または前段
（縦続式）の変換結果 V32＝VOi-1−VT を保持したままとなる。
２２３の入力端子電圧を反転増幅器２２３のオ
フセツト（またはしきい電圧）VTに保つ。変
換しようとするｉビツト目のデータ入力diが１
のときはスイツチＳ２２１をdi＝０のときはス
イツチＳ２２２をONとしてキヤパシタＣ２２
１の端子間電圧V31を定電圧 V31＝VRdi−VT に充電する。入力データがLSBの場合（ｉ＝
１）はスイツチＳ２２３をONとしてキヤパシ
タＣ２２２の端子間電圧V32を V32＝−VT に充電する。入力データがLSBでない場合
（ｉ≠１）はスイツチＳ２２３はオープンでキ
ヤパシタＣ２２は前回（循環式）または前段
（縦続式）の変換結果 V32＝VOi-1−VT を保持したままとなる。
(B) 電荷再分布
次にスイツチＳ２２４，Ｓ２２５をオンとし
て(A)でキヤパシタＣ２２１，Ｃ２２２に保持し
た電荷を再分布させる。再分布後のキヤパシタ
Ｃ２２１，Ｃ２２２の端子電圧すなわち変換電
圧VOｉは、 VOｉ＝C221VRdi＋C222VOi-1／C221＋C222 (9) となる。キヤパシタＣ２２１とＣ２２２の値は
ほぼ等しくとつてあるので(9)式は、 VOｉ≒１／２（VRdi＋VOi-1 (10) となる。(10)式は電荷再分布形Ｄ／Ａ変換の一般
式を表わしている。循環形の場合にはこのとき
のV32＝VOｉ−VTかキヤパシタＣ２２２に保持
されたまま次のビツト変換に用いられる。
て(A)でキヤパシタＣ２２１，Ｃ２２２に保持し
た電荷を再分布させる。再分布後のキヤパシタ
Ｃ２２１，Ｃ２２２の端子電圧すなわち変換電
圧VOｉは、 VOｉ＝C221VRdi＋C222VOi-1／C221＋C222 (9) となる。キヤパシタＣ２２１とＣ２２２の値は
ほぼ等しくとつてあるので(9)式は、 VOｉ≒１／２（VRdi＋VOi-1 (10) となる。(10)式は電荷再分布形Ｄ／Ａ変換の一般
式を表わしている。循環形の場合にはこのとき
のV32＝VOｉ−VTかキヤパシタＣ２２２に保持
されたまま次のビツト変換に用いられる。
(C) 変換出力
これは縦続形の場合で、スイツチＳ２２６を
ONとして上記の変換電圧VOｉをバツフアとし
て、反転増幅器２２３を介して出力電圧VAと
して出力し、次段の入力VIとなる。
ONとして上記の変換電圧VOｉをバツフアとし
て、反転増幅器２２３を介して出力電圧VAと
して出力し、次段の入力VIとなる。
このような構成の１ビツトＤ／Ａ変換器におい
て、反転増幅器のオフセツト（またはしきい電
圧）は原理的に出力の精度に影響しないので、イ
ンバータのように簡単なものを用いることができ
る。また動作ステツプ数も少ないので変換速度も
比較的速い。またスイツチドキヤパシタ形なので
平衡状態では電流が流れないため、スイツチのオ
ン抵抗による誤差を生じない。
て、反転増幅器のオフセツト（またはしきい電
圧）は原理的に出力の精度に影響しないので、イ
ンバータのように簡単なものを用いることができ
る。また動作ステツプ数も少ないので変換速度も
比較的速い。またスイツチドキヤパシタ形なので
平衡状態では電流が流れないため、スイツチのオ
ン抵抗による誤差を生じない。
第１６図の１ビツトＤ／Ａ変換器の場合も第９
図、第１２図の場合と同様に複数ビツトのＤ／Ａ
変換器を循環形もしくは縦続形で構成できる。
図、第１２図の場合と同様に複数ビツトのＤ／Ａ
変換器を循環形もしくは縦続形で構成できる。
以上述べたように本発明によれば、使用する高
精度部品が少なく、IC化の容易なインタフエー
ス回路を実現できる。
精度部品が少なく、IC化の容易なインタフエー
ス回路を実現できる。
第１図は従来のインタフエース回路の一例を示
す電気回路図、第２図は第１図の回路の入出力特
性を示す特性曲線図、第３図は従来のインタフエ
ース回路の第２の例を示す原理回路図、第４図は
本発明の一実施例を示す電気回路図、第５図は第
４図の回路の動作を説明するための動作説明図、
第６図は本発明の第２の実施例を示すブロツク
図、第７図は本発明の第３の実施例を示すブロツ
ク図、第８図は本発明の第４の実施例の動作を説
明するための動作説明図、第９図は本発明の第５
の実施例を示す電気回路図、第１０図は第９図の
回路の動作を説明するための動作説明図、第１１
図は本発明の第６の実施例を示すための部分回路
図、第１２図は同ブロツク図、第１３図は本発明
の第７の実施例を示す電気回路図、第１４図は第
１３図の回路の動作を説明するための動作説明
図、第１５図は第１３図の回路の入出力特性を示
す特性曲線図、第１６図は本発明の第８の実施例
を示す電気回路図、第１７図は第１６図の回路の
動作を説明するための動作説明図である。 Ｓ３１〜Ｓ３７，Ｓ６１〜Ｓ６５，Ｓ６８，Ｓ
８３，Ｓ８４，Ｓ１２１〜Ｓ１２７，Ｓ２２１〜
Ｓ２２６…スイツチ、Ｃ１，Ｃ２，Ｃ６１，Ｃ６
２，Ｃ１２１，Ｃ１２２，Ｃ２２１，Ｃ２２２…
キヤパシタ、３３，６２，１２３，２２３…反転
増幅器。
す電気回路図、第２図は第１図の回路の入出力特
性を示す特性曲線図、第３図は従来のインタフエ
ース回路の第２の例を示す原理回路図、第４図は
本発明の一実施例を示す電気回路図、第５図は第
４図の回路の動作を説明するための動作説明図、
第６図は本発明の第２の実施例を示すブロツク
図、第７図は本発明の第３の実施例を示すブロツ
ク図、第８図は本発明の第４の実施例の動作を説
明するための動作説明図、第９図は本発明の第５
の実施例を示す電気回路図、第１０図は第９図の
回路の動作を説明するための動作説明図、第１１
図は本発明の第６の実施例を示すための部分回路
図、第１２図は同ブロツク図、第１３図は本発明
の第７の実施例を示す電気回路図、第１４図は第
１３図の回路の動作を説明するための動作説明
図、第１５図は第１３図の回路の入出力特性を示
す特性曲線図、第１６図は本発明の第８の実施例
を示す電気回路図、第１７図は第１６図の回路の
動作を説明するための動作説明図である。 Ｓ３１〜Ｓ３７，Ｓ６１〜Ｓ６５，Ｓ６８，Ｓ
８３，Ｓ８４，Ｓ１２１〜Ｓ１２７，Ｓ２２１〜
Ｓ２２６…スイツチ、Ｃ１，Ｃ２，Ｃ６１，Ｃ６
２，Ｃ１２１，Ｃ１２２，Ｃ２２１，Ｃ２２２…
キヤパシタ、３３，６２，１２３，２２３…反転
増幅器。
Claims (1)
- １ その一端が基準電圧に接続する第１のスイツ
チと、この第１のスイツチの他端がその一端に関
連して接続する第１のキヤパシタと、その一端が
コモンに接続する第２のスイツチと、この第２の
スイツチの他端がその一端に接続する第２のキヤ
パシタと、前記第１および第２のキヤパシタの他
端がその入力端子に接続する反転増幅器と、この
反転増幅器の出力に関連する信号を前記反転増幅
器の入力端子に加えるスイツチと、前記反転増幅
器の出力に関連する信号を前記第２のキヤパシタ
の一端に加える第３のスイツチとを備えたことを
特徴とするインタフエース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2436183A JPS59149418A (ja) | 1983-02-16 | 1983-02-16 | インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2436183A JPS59149418A (ja) | 1983-02-16 | 1983-02-16 | インタフエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149418A JPS59149418A (ja) | 1984-08-27 |
| JPH0149055B2 true JPH0149055B2 (ja) | 1989-10-23 |
Family
ID=12136052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2436183A Granted JPS59149418A (ja) | 1983-02-16 | 1983-02-16 | インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149418A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6256022A (ja) * | 1985-09-02 | 1987-03-11 | Fujitsu Ltd | 電子回路 |
| JPS6256023A (ja) * | 1985-09-02 | 1987-03-11 | Fujitsu Ltd | Ａ／ｄ変換器 |
| US8624765B2 (en) | 2010-05-14 | 2014-01-07 | Toyota Jidosha Kabushiki Kaisha | Sample and hold circuit and A/D converter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4028558A (en) * | 1976-06-21 | 1977-06-07 | International Business Machines Corporation | High accuracy MOS comparator |
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
-
1983
- 1983-02-16 JP JP2436183A patent/JPS59149418A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59149418A (ja) | 1984-08-27 |
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