JPH0150112B2 - - Google Patents
Info
- Publication number
- JPH0150112B2 JPH0150112B2 JP60283178A JP28317885A JPH0150112B2 JP H0150112 B2 JPH0150112 B2 JP H0150112B2 JP 60283178 A JP60283178 A JP 60283178A JP 28317885 A JP28317885 A JP 28317885A JP H0150112 B2 JPH0150112 B2 JP H0150112B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- layer
- region
- channel region
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/378—Contact regions to the substrate regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/901—MOSFET substrate bias
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、組合せ横形MOS／バイポーラトラ
ンジスタを有し、このトランジスタは、第１導電
型の半導体基板と、第２導電型の半導体表面層
と、この表面層内の第１導電型の表面隣接チヤネ
ル領域と、このチヤネル領域内の第２導電型の表
面隣接ソース領域と、前記の表面層内にあつて前
記のチヤネル領域より分離された第２導電型の表
面隣接ドレイン接点領域と、このドレイン接点領
域と前記のチヤネル領域間の前記の表面層の一部
より形成された延長ドレイン領域と、トランジス
タの表面にあり、前記のソース領域と延長ドレイ
ン領域の間に位置する表面隣接チヤネル領域の少
なくとも第１の部分をおおう絶縁層と、チヤネル
領域のこの第１の部分の上の絶縁層上にあり、前
記の表面層の絶縁されたゲート領域と、チヤネル
領域の前記の第１の部分と離れた該チヤネル領域
の第２の部分と接続されたベース極と、トランジ
スタのソース領域およびドレイン領域に夫々接続
されたソースおよびドレイン電極とを有する半導
体デバイスに関するものである。 このような半導体デバイスは「アイ・イー・イ
ー・イー トランザクシヨンズ オン エレクト
ロン デバイセス（IEEE Transactions on
Electron Devices）」1978年11月Vol.ED−25 11
号の1325頁のPocha氏その他の「トレードオフ
ビトウイーン スレシヨールド ボルテージ ア
ンド ブレークダウン イン ハイ−ボルテージ
ダブル−デユフユーズド MOSトランジスタ
ーズ（Tradeoff Between Thehold Voltage
and Breakdown on High−Voltage Double−
Diffused MOS Transistors）」という表題の論
文に記載されている。 このような従来の高電圧DMOSトランジスタ
は、前記の論文に記載されているように約250ボ
ルトの降伏電圧に対し25−30ミクロン台の比較的
厚い表面層（代表的にはエピタキシヤル層）を有
する。更に、そのエピタキシヤル層厚に対するこ
のデバイスの突抜け（punchthrough）およびな
だれ降伏電圧特性は、このデバイスの高電圧を要
する用途への有効な利用を不適当なものにしてい
る。 高電圧半導体デバイスの降伏は、「インターナ
シヨナル エレクトロニツク デバイセス ミー
テイング テクニカル ダイジエスト
（International Electronic Devices Meeting
Technical Digest）」1979年12月号、238−240ペ
ージのAppels氏外の「ハイボルテージ シン
レーヤ デバイセス（High Voltage Thin
Layer Devices）」や米国特許第4292642号に記載
されているように、レデユースト サーフイス
フイールド（REduced SURfach Field 即ち
RESURF）技法を用いることによつて改良する
ことができることが見出されている。本質的に
は、このRESURF技法の改良された降伏特性は、
表面フイールドを低減するために薄いけれどもよ
り高濃度にドープされたエピタキシヤル層を用い
ることによつて得られる。 前記のRESURF技法は、「アイ・イー・イー・
イー エレクトロン デバイス レターズ
（IEEE Electron Device Letters）」1980年４月
Vol.EDL−１、51−53頁のColak氏外の「ラテラ
ル DMOS パワー トランジスタ デザイン
（Leteral DMOS Poewr Transistor Design）」
および米国特許第4300150号に記載されているよ
うに、横形２重拡散MOSトランジスタが用いら
れ、その結果は、デバイス特性の著しい改良であ
つた。高電圧DMOSデバイスでは、比較的コン
パクトなデバイス内で降伏電圧レベルを増し、一
方比較的コンパクトなデバイスで比較的低いオン
抵抗を維持するという目標で、常に降伏電圧、オ
ン抵抗およびデバイス寸法の間にかね合いがある
ということに留意すべきである。従来の
RESURF技法を用い、参考のため一定の降伏電
圧を約400ボルトであるとすると、通常の（厚い
エピタキシヤル層）DMOSデバイスと同寸法の
デバイスにおいてオン抵抗の極めて著しい改良
（即ち低減）を得ることができる。 けれども、薄いエピタキシヤル層をもつこのよ
うな従来のRESURFデバイスは、ソースホロワ
またはソースとドレインの両方が基板に対し高電
位にある他の回路に用いるには不適当である。こ
のような用途に対しては、このデバイスは著しく
厚いエピタキシヤル表面層を必要とし、したがつ
てRESURF技法の主な利点を否定し、デバイス
の寸法およびコストを増すことになるか、或いは
低いエピタキシヤルドーピングレベルを必要と
し、このため「オン」抵抗を増し、やはり
RESURF技法の主な利点を否定することになろ
う。 RESURF技法の利点を維持しながらソースホ
ロワに用いるのに適した横形２重拡散MOSトラ
ンジスタは1984年８月１日に第114435号として公
告された欧州特許出願に開示されている。この欧
州特許出願に開示されたデバイスは３層の形を用
い、中間層は高濃度にドープされ、デバイスのチ
ヤネル領域を形成する半導体帯域は３層構造の最
下層と接触されている。このようなデバイスは従
来のデバイスに対して著しい改良ではあるが、依
然としてRESURF原理を垂直および水平の両方
向にその最も有効な高電圧の形で適用する必要が
あり、製造がより複雑で困難であり、得ることの
できる「オン」抵抗率の項が制限される。その
上、このような形では基板の漏洩が大きいため、
バイポーラ導電は不可能である。 したがつて本発明の目的は、改良された「オ
ン」抵抗率特性と比較的普通の処理技法を用いて
つくることのできる簡単な形を有し、ソース共通
とソースホロワの両モードで動作することのでき
る３層横形MOSトランジスタを得ることにある。 本発明の別の目的は、バイポーラモードにおい
ても導電可能なトランジスタを得ることにある。 本発明は、冒頭に記載した半導体デバイスにお
いて次のようにしたことを特徴とするとするもの
である。即ち、第２導電体型の半導体表面層は、
大きくとも基板のドーピングレベルと同じドーピ
ングレベルを有する第１導電型の第２半導体層上
に設けられ、チヤネル領域は前記の第２半導体層
によつて浮動（floating）半導体層と分離され
る。 この浮動半導体層は、該層が比較的高い抵抗率
を有する第２半導体層によつてデバイスのチヤネ
ル領域より分離されているため浮動と呼ばれる。 この改良された３層構造はソース共通モードと
ソースホロワモードの両方で動作することがで
き、同時に、改良された「オン」抵抗率特性と簡
単なデバイス構造を供する。 以下に本発明を図面の実施例によつて説明す
る。 前に述べたように、普通の横形２重拡散形
MOSトランジスタは、ソースホロワ回路におけ
る突抜け降伏を避けるため必要な比較的厚いエピ
タキシヤル層のために、ソースホロワ回路での有
効な使用には適しない。この結果不当に大きくま
た製造費の高い装置となる。更に、薄いエピタキ
シヤル層を用いることのできる従来のRESURF
技法は、同じく高電圧降伏問題のためにソースホ
ロワには適しないデバイスとなる。更に特に、代
表的なソースホロワ用途では、デバイスの基板は
普通接地され、一方ドレイン、ソースおよびチヤ
ネル領域は、このデバイスが高電圧電源で作動さ
れる場合「オン」状態で高い電圧レベルになる。
このような条件下では、通常のRESURFデバイ
スは突抜け降伏（チヤネルから基板へ）を受け、
ソースホロワモードでの動作を初めから不可能に
する。 これに加え、ソース共通モードで動作するため
には、デバイスは「オン」状態において基板に関
しすべてのノード（node））で低電圧で働くこと
もできねばならない。ソース共通モードとソース
ホロワモードの両方に対し、「オフ」状態の特徴
は、ドレインが高電圧で他のすべてのノードは実
質的に接地されていることである。 ２重モード（ソース共通およびソースホロワ）
動作に対するこれ等の条件は、基板上に浮動層を
有する３層構造を用いた図示の本発明のデバイス
によつて満足される。この図面は寸法通りのもの
ではなく、特に垂直方向の寸法は図面を見易くす
るために誇張してある。更に、同じ導電型の半導
体領域は同じ方向の斜線で示してある。 図において、組合せ横形MOS／バイポーラト
ランジスタ１０は、第１導電型、ここではｐ型、
の半導体基板１２を有し、この上にデバイスが構
成される。第１導電型と反対の第２導電型、ここ
ではｎ型、の第１浮動埋込半導体層１４が前記の
基板の第１主表面１２ａ上に位置し、一方第１導
電型の第２半導体層１６が前記の第１半導体層１
４上に位置する。このデバイスの基本的な層構造
は、前記の第２半導体層上に位置する第２導電型
の第３半導体層１８によつて完成される。 本発明のデバイスは、第３半導体層内にｐ型材
料の表面隣接チヤネル領域２０を設け、このｐ型
領域２０の一部にｎ型材料の表面隣接ソース領域
２２を有するようにすることにより得られる。ｐ
型材料の表面隣接ドレイン接点領域２４が第３半
導体層１８内に設けられ、前記のチヤネル領域２
０より分離され、前記のドレイン接点領域２４と
チヤネル領域２０間の第３半導体１８の一部は延
長ドレイン領域２４ａを形成する。同様に、チヤ
ネル領域２０よりドレイン接点領域２４の下方に
延在する第２半導体層１６の部分は延長チヤネル
領域を形成する。 絶縁層２６がトランジスタの表面に第３半導体
層をおおつて設けられ、少なくともソースとドレ
イン領域の間にあるチヤネル領域２０の部分を被
覆する。前記の絶縁層２６上には、ゲード電極３
０がチヤネル領域の前記の部分をおおつて設けら
れ、絶縁層２６によつて第３半導体層と絶縁され
る。ドレイン接点領域２４への電気接続はドレイ
ン電極３２によつて形成され、一方ソース電極２
８がソース領域２２との接触のために設けられ
る。更に、ベース電極２９が、ゲード電極３０の
下方に離れたチヤネル領域の部分と接続される。
このデバイスの基本構造は、基板１２の下部主表
面１２ｂ上の基板電極３４によつて完成される。 本発明と前述の欧州特許出願公告第114435号の
横形２重拡散形MOSトランジスタとの間は幾つ
かの主な相違がある。本発明の第１半導体層１４
は、チヤネル領域２０が下方に延長してこれと接
触することがないので、本当の浮動層である。こ
の場合、この浮動層はその上下を比較的低導電率
の基板１２と第２半導体層１６によつて分離され
ている。この分離を得るために、第２半導体層の
ドーピングレベルは従来の３層デバイスの相当す
る層のそれよりも極めて低くされる。最後に、バ
イポーラ動作に対し、本発明のデバイスは、前に
述べたようにチヤネル領域２０の一部と接続され
たベース電極２９を有する。 本発明の形態は種々のデバイス構造に有利に使
用することができるが、次の概略値の表は400ボ
ルトを越える降伏電圧を有する代表的なデバイス
の形を示すものである。
ンジスタを有し、このトランジスタは、第１導電
型の半導体基板と、第２導電型の半導体表面層
と、この表面層内の第１導電型の表面隣接チヤネ
ル領域と、このチヤネル領域内の第２導電型の表
面隣接ソース領域と、前記の表面層内にあつて前
記のチヤネル領域より分離された第２導電型の表
面隣接ドレイン接点領域と、このドレイン接点領
域と前記のチヤネル領域間の前記の表面層の一部
より形成された延長ドレイン領域と、トランジス
タの表面にあり、前記のソース領域と延長ドレイ
ン領域の間に位置する表面隣接チヤネル領域の少
なくとも第１の部分をおおう絶縁層と、チヤネル
領域のこの第１の部分の上の絶縁層上にあり、前
記の表面層の絶縁されたゲート領域と、チヤネル
領域の前記の第１の部分と離れた該チヤネル領域
の第２の部分と接続されたベース極と、トランジ
スタのソース領域およびドレイン領域に夫々接続
されたソースおよびドレイン電極とを有する半導
体デバイスに関するものである。 このような半導体デバイスは「アイ・イー・イ
ー・イー トランザクシヨンズ オン エレクト
ロン デバイセス（IEEE Transactions on
Electron Devices）」1978年11月Vol.ED−25 11
号の1325頁のPocha氏その他の「トレードオフ
ビトウイーン スレシヨールド ボルテージ ア
ンド ブレークダウン イン ハイ−ボルテージ
ダブル−デユフユーズド MOSトランジスタ
ーズ（Tradeoff Between Thehold Voltage
and Breakdown on High−Voltage Double−
Diffused MOS Transistors）」という表題の論
文に記載されている。 このような従来の高電圧DMOSトランジスタ
は、前記の論文に記載されているように約250ボ
ルトの降伏電圧に対し25−30ミクロン台の比較的
厚い表面層（代表的にはエピタキシヤル層）を有
する。更に、そのエピタキシヤル層厚に対するこ
のデバイスの突抜け（punchthrough）およびな
だれ降伏電圧特性は、このデバイスの高電圧を要
する用途への有効な利用を不適当なものにしてい
る。 高電圧半導体デバイスの降伏は、「インターナ
シヨナル エレクトロニツク デバイセス ミー
テイング テクニカル ダイジエスト
（International Electronic Devices Meeting
Technical Digest）」1979年12月号、238−240ペ
ージのAppels氏外の「ハイボルテージ シン
レーヤ デバイセス（High Voltage Thin
Layer Devices）」や米国特許第4292642号に記載
されているように、レデユースト サーフイス
フイールド（REduced SURfach Field 即ち
RESURF）技法を用いることによつて改良する
ことができることが見出されている。本質的に
は、このRESURF技法の改良された降伏特性は、
表面フイールドを低減するために薄いけれどもよ
り高濃度にドープされたエピタキシヤル層を用い
ることによつて得られる。 前記のRESURF技法は、「アイ・イー・イー・
イー エレクトロン デバイス レターズ
（IEEE Electron Device Letters）」1980年４月
Vol.EDL−１、51−53頁のColak氏外の「ラテラ
ル DMOS パワー トランジスタ デザイン
（Leteral DMOS Poewr Transistor Design）」
および米国特許第4300150号に記載されているよ
うに、横形２重拡散MOSトランジスタが用いら
れ、その結果は、デバイス特性の著しい改良であ
つた。高電圧DMOSデバイスでは、比較的コン
パクトなデバイス内で降伏電圧レベルを増し、一
方比較的コンパクトなデバイスで比較的低いオン
抵抗を維持するという目標で、常に降伏電圧、オ
ン抵抗およびデバイス寸法の間にかね合いがある
ということに留意すべきである。従来の
RESURF技法を用い、参考のため一定の降伏電
圧を約400ボルトであるとすると、通常の（厚い
エピタキシヤル層）DMOSデバイスと同寸法の
デバイスにおいてオン抵抗の極めて著しい改良
（即ち低減）を得ることができる。 けれども、薄いエピタキシヤル層をもつこのよ
うな従来のRESURFデバイスは、ソースホロワ
またはソースとドレインの両方が基板に対し高電
位にある他の回路に用いるには不適当である。こ
のような用途に対しては、このデバイスは著しく
厚いエピタキシヤル表面層を必要とし、したがつ
てRESURF技法の主な利点を否定し、デバイス
の寸法およびコストを増すことになるか、或いは
低いエピタキシヤルドーピングレベルを必要と
し、このため「オン」抵抗を増し、やはり
RESURF技法の主な利点を否定することになろ
う。 RESURF技法の利点を維持しながらソースホ
ロワに用いるのに適した横形２重拡散MOSトラ
ンジスタは1984年８月１日に第114435号として公
告された欧州特許出願に開示されている。この欧
州特許出願に開示されたデバイスは３層の形を用
い、中間層は高濃度にドープされ、デバイスのチ
ヤネル領域を形成する半導体帯域は３層構造の最
下層と接触されている。このようなデバイスは従
来のデバイスに対して著しい改良ではあるが、依
然としてRESURF原理を垂直および水平の両方
向にその最も有効な高電圧の形で適用する必要が
あり、製造がより複雑で困難であり、得ることの
できる「オン」抵抗率の項が制限される。その
上、このような形では基板の漏洩が大きいため、
バイポーラ導電は不可能である。 したがつて本発明の目的は、改良された「オ
ン」抵抗率特性と比較的普通の処理技法を用いて
つくることのできる簡単な形を有し、ソース共通
とソースホロワの両モードで動作することのでき
る３層横形MOSトランジスタを得ることにある。 本発明の別の目的は、バイポーラモードにおい
ても導電可能なトランジスタを得ることにある。 本発明は、冒頭に記載した半導体デバイスにお
いて次のようにしたことを特徴とするとするもの
である。即ち、第２導電体型の半導体表面層は、
大きくとも基板のドーピングレベルと同じドーピ
ングレベルを有する第１導電型の第２半導体層上
に設けられ、チヤネル領域は前記の第２半導体層
によつて浮動（floating）半導体層と分離され
る。 この浮動半導体層は、該層が比較的高い抵抗率
を有する第２半導体層によつてデバイスのチヤネ
ル領域より分離されているため浮動と呼ばれる。 この改良された３層構造はソース共通モードと
ソースホロワモードの両方で動作することがで
き、同時に、改良された「オン」抵抗率特性と簡
単なデバイス構造を供する。 以下に本発明を図面の実施例によつて説明す
る。 前に述べたように、普通の横形２重拡散形
MOSトランジスタは、ソースホロワ回路におけ
る突抜け降伏を避けるため必要な比較的厚いエピ
タキシヤル層のために、ソースホロワ回路での有
効な使用には適しない。この結果不当に大きくま
た製造費の高い装置となる。更に、薄いエピタキ
シヤル層を用いることのできる従来のRESURF
技法は、同じく高電圧降伏問題のためにソースホ
ロワには適しないデバイスとなる。更に特に、代
表的なソースホロワ用途では、デバイスの基板は
普通接地され、一方ドレイン、ソースおよびチヤ
ネル領域は、このデバイスが高電圧電源で作動さ
れる場合「オン」状態で高い電圧レベルになる。
このような条件下では、通常のRESURFデバイ
スは突抜け降伏（チヤネルから基板へ）を受け、
ソースホロワモードでの動作を初めから不可能に
する。 これに加え、ソース共通モードで動作するため
には、デバイスは「オン」状態において基板に関
しすべてのノード（node））で低電圧で働くこと
もできねばならない。ソース共通モードとソース
ホロワモードの両方に対し、「オフ」状態の特徴
は、ドレインが高電圧で他のすべてのノードは実
質的に接地されていることである。 ２重モード（ソース共通およびソースホロワ）
動作に対するこれ等の条件は、基板上に浮動層を
有する３層構造を用いた図示の本発明のデバイス
によつて満足される。この図面は寸法通りのもの
ではなく、特に垂直方向の寸法は図面を見易くす
るために誇張してある。更に、同じ導電型の半導
体領域は同じ方向の斜線で示してある。 図において、組合せ横形MOS／バイポーラト
ランジスタ１０は、第１導電型、ここではｐ型、
の半導体基板１２を有し、この上にデバイスが構
成される。第１導電型と反対の第２導電型、ここ
ではｎ型、の第１浮動埋込半導体層１４が前記の
基板の第１主表面１２ａ上に位置し、一方第１導
電型の第２半導体層１６が前記の第１半導体層１
４上に位置する。このデバイスの基本的な層構造
は、前記の第２半導体層上に位置する第２導電型
の第３半導体層１８によつて完成される。 本発明のデバイスは、第３半導体層内にｐ型材
料の表面隣接チヤネル領域２０を設け、このｐ型
領域２０の一部にｎ型材料の表面隣接ソース領域
２２を有するようにすることにより得られる。ｐ
型材料の表面隣接ドレイン接点領域２４が第３半
導体層１８内に設けられ、前記のチヤネル領域２
０より分離され、前記のドレイン接点領域２４と
チヤネル領域２０間の第３半導体１８の一部は延
長ドレイン領域２４ａを形成する。同様に、チヤ
ネル領域２０よりドレイン接点領域２４の下方に
延在する第２半導体層１６の部分は延長チヤネル
領域を形成する。 絶縁層２６がトランジスタの表面に第３半導体
層をおおつて設けられ、少なくともソースとドレ
イン領域の間にあるチヤネル領域２０の部分を被
覆する。前記の絶縁層２６上には、ゲード電極３
０がチヤネル領域の前記の部分をおおつて設けら
れ、絶縁層２６によつて第３半導体層と絶縁され
る。ドレイン接点領域２４への電気接続はドレイ
ン電極３２によつて形成され、一方ソース電極２
８がソース領域２２との接触のために設けられ
る。更に、ベース電極２９が、ゲード電極３０の
下方に離れたチヤネル領域の部分と接続される。
このデバイスの基本構造は、基板１２の下部主表
面１２ｂ上の基板電極３４によつて完成される。 本発明と前述の欧州特許出願公告第114435号の
横形２重拡散形MOSトランジスタとの間は幾つ
かの主な相違がある。本発明の第１半導体層１４
は、チヤネル領域２０が下方に延長してこれと接
触することがないので、本当の浮動層である。こ
の場合、この浮動層はその上下を比較的低導電率
の基板１２と第２半導体層１６によつて分離され
ている。この分離を得るために、第２半導体層の
ドーピングレベルは従来の３層デバイスの相当す
る層のそれよりも極めて低くされる。最後に、バ
イポーラ動作に対し、本発明のデバイスは、前に
述べたようにチヤネル領域２０の一部と接続され
たベース電極２９を有する。 本発明の形態は種々のデバイス構造に有利に使
用することができるが、次の概略値の表は400ボ
ルトを越える降伏電圧を有する代表的なデバイス
の形を示すものである。
【表】
集積回路の形では、前述したこのタイプの個々
のデバイスを接合アイソレーシヨンかまたは誘電
体アイソレーシヨンによつて分離することができ
る。接合アイソレーシヨンの場合には、トランジ
スタの能動面積（active area）を完全に取囲む
ために通常の方法でアイソレーシヨン拡散を用い
てもよい。代わりに、第２と第３半導体層を部分
的に食刻し、次いで、トランジスタを、第１浮動
半導体層迄下方に延在する誘電体アイソレーシヨ
ンによつて取囲んでもよい。 以上述べたデバイスは普通の公知の技法を用い
てつくることができる。高抵抗ｐ型基板で出発
し、第１半導体層をイオン注入
（ionimplantation）によつて形成する。次いで第
２半導体層をエピタキシヤル生長させ、第３半導
体層をイオン注入によつて形成する。次いで、ソ
ース、チヤネルおよびドレイン接点領域をイオン
注入または拡散によつて形成する。 動作時、「オフ」状態において、第２半導体層
はデプレート（deplate）され、かくして
RESURF動作を与える。第３半導体層も「オフ」
状態ではRESURFの原理に従つてデプレートさ
れる。第３半導体層（ドリフト領域）内にソー
ス、ベースおよびドレイン領域を設けることによ
り、組合せ横形MOSトランジスタと横形バイポ
ーラトランジスタが形成される。 更に特に、ゲード電極下方のチヤネル領域部分
から離れたチヤネル領域２０の部分の一部にベー
ス電極を設けることによつて、エミツタ帯域２
２、ベース帯域およびコレクタ帯域１８を有する
横形バイポーラトランジスタが形成される。 この組合せMOS／バイポーラトランジスタで
は、第１半導体層１４は３つの主目的に役立つ。
このトランジスタはソースホロワモードで動作さ
せることができるだけでなく、キヤリヤを第２お
よび第３半導体層に閉じ込め、かくて横形バイポ
ーラトランジスタ内のベース電極の低減とスイツ
チング速度の増加をきたす。最後に、第１半導体
層はMOSトランジスタの導電率変調状態におい
て埋込ドレインとして役立ち、かくして「オン」
抵抗を減少する。 唯一つのデバイス内でソース共通とソースホロ
ワの両方の能力を得るためには３つの条件が満足
されねばならない。第１は、「オフ」状態（ソー
ス共通とソースホロワの両動作モードに対して同
じ）においては高電圧がドレインに現れ、一方他
のすべてのノードは接地される。この状態で、第
２および第３半導体層は、基板の部分と一緒に、
RESURFの原理に従つてデプレートされる。こ
の状態では、第１半導体層はフイールド制限リン
グとして働く。第１半導体層１４への空乏層の突
抜け現象に伴つて、ドレインとこの第１半導体層
間の電圧はこの突抜け電圧に拘束される。高電圧
空乏層の残りはこの場合基板によつて引受けられ
る。 ソース共通「オン」状態では、MOS動作がチ
ヤネル領域２０を経て生じ、一方第３半導体層１
８の延長ドレイン領域はドリフトによつて導通す
る。これに加え、ベース電極２９に正電圧を加え
てベースを順方向にバイアスすることにより、バ
イポーラ導電が可能になる。この状態の間、ホー
ルはドリフト領域に注入され、第３半導体層即ち
表面半導体層１８の導電率を変調する。同時に、
電子が第２半導体層に注入され、そこの導電率を
変調する。接合バリヤが下げられるために、電子
は第１半導体層にも自由に流れ、この場合ここで
ドレイン接点領域にドリフトすることができる。
この多重動作モードおよび多重導電路の結果、
「オン」状態では、著しく下げられる。 最後に、ソースホロワ「オン」状態では、第２
および第３半導体層は共に高電圧にある。したが
つて、小さな空乏層しか存在せず、ドリフト領域
の突抜け現象は生じない。この状態では、第１半
導体層の電位は第２半導体層の電位近くの電圧迄
上がり、かくして基板に高電圧空乏層が生じる。
この状態における構造の降伏電圧は、浮動ベース
pnpトランジスタの降伏のそれにたとえることが
できる。前述のドーピングレベルに対し、コンピ
ユータ分析により500ボルトを越える理論的な降
伏電圧を得ることができることがわかつた。この
ことは、低い「オン」抵抗率を有する従来のデバ
イスで得ることのできる降伏電圧について著しい
改良である。 上述した有利な動作モードの結果、本発明のデ
バイスは、一方において同時に比較的普通の処理
技法を用いながら、従来のデバイスに対して著し
い利点を有し、特に、コンピユータ分析による
と、１オーム・mm2より小さな標準的な「オン」抵
抗率を有するデバイスに対し、400ボルトを充分
に越えた降伏電圧を得ることができることがわか
つた。このことは、従来のデバイスに対して200
−400％台の「オン」抵抗の改良を示す。 したがつて、本発明により、浮動半導体層を有
する改良された３層構造を用いることによつてソ
ースホロワモードとソース共通モードの両方にお
いて高電圧で働くことができ、これと同時に、垂
直方向にコンパクトで製造容易な構造で低い標準
的な「オン」抵抗を有する組合せ横形MOS／バ
イポーラトランジスタが得られる。 最後に、以上本発明を特に好ましい実施例を図
によつて説明したが、本発明の要旨を逸脱しない
範囲においてその形状および詳細について種々の
変更かあり得ることは当強者にとつて明らかなこ
とである。
のデバイスを接合アイソレーシヨンかまたは誘電
体アイソレーシヨンによつて分離することができ
る。接合アイソレーシヨンの場合には、トランジ
スタの能動面積（active area）を完全に取囲む
ために通常の方法でアイソレーシヨン拡散を用い
てもよい。代わりに、第２と第３半導体層を部分
的に食刻し、次いで、トランジスタを、第１浮動
半導体層迄下方に延在する誘電体アイソレーシヨ
ンによつて取囲んでもよい。 以上述べたデバイスは普通の公知の技法を用い
てつくることができる。高抵抗ｐ型基板で出発
し、第１半導体層をイオン注入
（ionimplantation）によつて形成する。次いで第
２半導体層をエピタキシヤル生長させ、第３半導
体層をイオン注入によつて形成する。次いで、ソ
ース、チヤネルおよびドレイン接点領域をイオン
注入または拡散によつて形成する。 動作時、「オフ」状態において、第２半導体層
はデプレート（deplate）され、かくして
RESURF動作を与える。第３半導体層も「オフ」
状態ではRESURFの原理に従つてデプレートさ
れる。第３半導体層（ドリフト領域）内にソー
ス、ベースおよびドレイン領域を設けることによ
り、組合せ横形MOSトランジスタと横形バイポ
ーラトランジスタが形成される。 更に特に、ゲード電極下方のチヤネル領域部分
から離れたチヤネル領域２０の部分の一部にベー
ス電極を設けることによつて、エミツタ帯域２
２、ベース帯域およびコレクタ帯域１８を有する
横形バイポーラトランジスタが形成される。 この組合せMOS／バイポーラトランジスタで
は、第１半導体層１４は３つの主目的に役立つ。
このトランジスタはソースホロワモードで動作さ
せることができるだけでなく、キヤリヤを第２お
よび第３半導体層に閉じ込め、かくて横形バイポ
ーラトランジスタ内のベース電極の低減とスイツ
チング速度の増加をきたす。最後に、第１半導体
層はMOSトランジスタの導電率変調状態におい
て埋込ドレインとして役立ち、かくして「オン」
抵抗を減少する。 唯一つのデバイス内でソース共通とソースホロ
ワの両方の能力を得るためには３つの条件が満足
されねばならない。第１は、「オフ」状態（ソー
ス共通とソースホロワの両動作モードに対して同
じ）においては高電圧がドレインに現れ、一方他
のすべてのノードは接地される。この状態で、第
２および第３半導体層は、基板の部分と一緒に、
RESURFの原理に従つてデプレートされる。こ
の状態では、第１半導体層はフイールド制限リン
グとして働く。第１半導体層１４への空乏層の突
抜け現象に伴つて、ドレインとこの第１半導体層
間の電圧はこの突抜け電圧に拘束される。高電圧
空乏層の残りはこの場合基板によつて引受けられ
る。 ソース共通「オン」状態では、MOS動作がチ
ヤネル領域２０を経て生じ、一方第３半導体層１
８の延長ドレイン領域はドリフトによつて導通す
る。これに加え、ベース電極２９に正電圧を加え
てベースを順方向にバイアスすることにより、バ
イポーラ導電が可能になる。この状態の間、ホー
ルはドリフト領域に注入され、第３半導体層即ち
表面半導体層１８の導電率を変調する。同時に、
電子が第２半導体層に注入され、そこの導電率を
変調する。接合バリヤが下げられるために、電子
は第１半導体層にも自由に流れ、この場合ここで
ドレイン接点領域にドリフトすることができる。
この多重動作モードおよび多重導電路の結果、
「オン」状態では、著しく下げられる。 最後に、ソースホロワ「オン」状態では、第２
および第３半導体層は共に高電圧にある。したが
つて、小さな空乏層しか存在せず、ドリフト領域
の突抜け現象は生じない。この状態では、第１半
導体層の電位は第２半導体層の電位近くの電圧迄
上がり、かくして基板に高電圧空乏層が生じる。
この状態における構造の降伏電圧は、浮動ベース
pnpトランジスタの降伏のそれにたとえることが
できる。前述のドーピングレベルに対し、コンピ
ユータ分析により500ボルトを越える理論的な降
伏電圧を得ることができることがわかつた。この
ことは、低い「オン」抵抗率を有する従来のデバ
イスで得ることのできる降伏電圧について著しい
改良である。 上述した有利な動作モードの結果、本発明のデ
バイスは、一方において同時に比較的普通の処理
技法を用いながら、従来のデバイスに対して著し
い利点を有し、特に、コンピユータ分析による
と、１オーム・mm2より小さな標準的な「オン」抵
抗率を有するデバイスに対し、400ボルトを充分
に越えた降伏電圧を得ることができることがわか
つた。このことは、従来のデバイスに対して200
−400％台の「オン」抵抗の改良を示す。 したがつて、本発明により、浮動半導体層を有
する改良された３層構造を用いることによつてソ
ースホロワモードとソース共通モードの両方にお
いて高電圧で働くことができ、これと同時に、垂
直方向にコンパクトで製造容易な構造で低い標準
的な「オン」抵抗を有する組合せ横形MOS／バ
イポーラトランジスタが得られる。 最後に、以上本発明を特に好ましい実施例を図
によつて説明したが、本発明の要旨を逸脱しない
範囲においてその形状および詳細について種々の
変更かあり得ることは当強者にとつて明らかなこ
とである。
図は本発明の半導体デバイスの一実施例の垂直
断面図を示す図である。 １２……半導体基板、１２ａ……第１主表面、
１２ｂ……下部主表面、１４……第１半導体層
（浮動半導体層）、１６……第２半導体層、１８…
…第３半導体層（半導体表面層）、２０……表面
隣接チヤネル領域、２２……表面隣接ソース領
域、２４……表面隣接ドレイン接点領域、２４ａ
……延長ドレイン領域、２６……絶縁層、２８…
…ソース電極、２９……ベース電極、３０……ゲ
ート電極、３２……ドレイン電極、３４……基板
電極。
断面図を示す図である。 １２……半導体基板、１２ａ……第１主表面、
１２ｂ……下部主表面、１４……第１半導体層
（浮動半導体層）、１６……第２半導体層、１８…
…第３半導体層（半導体表面層）、２０……表面
隣接チヤネル領域、２２……表面隣接ソース領
域、２４……表面隣接ドレイン接点領域、２４ａ
……延長ドレイン領域、２６……絶縁層、２８…
…ソース電極、２９……ベース電極、３０……ゲ
ート電極、３２……ドレイン電極、３４……基板
電極。
Claims (1)
- 【特許請求の範囲】 １ 組合せ横形MOS／バイポーラトランジスタ
を有し、このトランジスタは、第１導電型の半導
体基板と、第２導電型の半導体表面層と、この表
面層内の第１導電型の表面隣接チヤネル領域と、
このチヤネル領域内の第２導電型の表面隣接ソー
ス領域と、前記の表面層内にあつて前記のチヤネ
ル領域より分離された第２導電型の表面隣接ドレ
イン接点領域と、このドレイン接点領域と前記の
チヤネル領域間の前記の表面層の一部より形成さ
れた延長ドレイン領域と、トランジスタの表面に
あり、前記のソース領域と延長ドレイン領域の間
に位置する表面隣接チヤネル領域の少なくとも第
１の部分をおおう絶縁層と、チヤネル領域のこの
第１の部分の上の絶縁層上にあり、前記の表面層
と絶縁されたゲート領域と、チヤネル領域の前記
の第１の部分と離れた該チヤネル領域の第２の部
分と接続されたベース極と、トランジスタのソー
ス領域およびドレイン接点領域に夫々接続された
ソースおよびドイレン電極とを有する半導体デバ
イスにおいて、前記の第２導電型の半導体表面層
は、多くとも基板のドーピングレベルと同じドー
ピングレベルを有する第１導電型の第２半導体層
上に設けられ、この第２導電体層は前記の基板上
にある第２導電型の浮動半導体層上に設けられ、
前記のチヤネル領域は前記の第２半導体層によつ
て前記の浮動半導体層と分離されたことを特徴と
する半導体デバイス。 ２ 第２半導体層のドーピングレベルは基板のド
ーピングレベルよりも低く、チヤネル領域のドー
ピングレベルは前記の第２半導体層のドーピング
レベルよりも大きい特許請求の範囲第１項記載の
半導体デバイス。 ３ 基板は約５×1014atoms／cm3のドーピングレ
ベルを有するｐ型半導体材料より成り、第２半導
体層は約４×1014atoms／cm3のドーピングレベル
と約8μmの厚さを有するｐ型半導体材料より成
り、浮動半導体層は約1014〜1015atoms／cm2の単
位面積当りのドーピングと約4μmの厚さを有する
ｎ型半導体材料より成る特許請求の範囲第２項記
載の半導体デバイス。 ４ 半導体表面層は約1012atoms／cm2の単位面積
当りのドーピングと約5μmの厚さを有するｎ型半
導体材料より成る特許請求の範囲第３項記載の半
導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US684442 | 1984-12-21 | ||
| US06/684,442 US4609929A (en) | 1984-12-21 | 1984-12-21 | Conductivity-enhanced combined lateral MOS/bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154155A JPS61154155A (ja) | 1986-07-12 |
| JPH0150112B2 true JPH0150112B2 (ja) | 1989-10-27 |
Family
ID=24748076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283178A Granted JPS61154155A (ja) | 1984-12-21 | 1985-12-18 | 導電率を増した組合せ横形ｍｏｓ／バイポーラトランジスタを有する半導体デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4609929A (ja) |
| EP (1) | EP0185415B1 (ja) |
| JP (1) | JPS61154155A (ja) |
| CA (1) | CA1230429A (ja) |
| DE (1) | DE3579675D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963951A (en) * | 1985-11-29 | 1990-10-16 | General Electric Company | Lateral insulated gate bipolar transistors with improved latch-up immunity |
| US4890150A (en) * | 1985-12-05 | 1989-12-26 | North American Philips Corporation | Dielectric passivation |
| US4798810A (en) * | 1986-03-10 | 1989-01-17 | Siliconix Incorporated | Method for manufacturing a power MOS transistor |
| US4816882A (en) * | 1986-03-10 | 1989-03-28 | Siliconix Incorporated | Power MOS transistor with equipotential ring |
| US4978628A (en) * | 1986-11-19 | 1990-12-18 | Teledyne Industries, Inc. | Drail-well/extension high voltage MOS transistor structure and method of fabrication |
| JPS63153910A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | レベルシフト回路 |
| US4712124A (en) * | 1986-12-22 | 1987-12-08 | North American Philips Corporation | Complementary lateral insulated gate rectifiers with matched "on" resistances |
| US5023678A (en) * | 1987-05-27 | 1991-06-11 | International Rectifier Corporation | High power MOSFET and integrated control circuit therefor for high-side switch application |
| US4866495A (en) * | 1987-05-27 | 1989-09-12 | International Rectifier Corporation | High power MOSFET and integrated control circuit therefor for high-side switch application |
| EP0396948B1 (en) * | 1989-04-21 | 1997-12-29 | Nec Corporation | Bi-cmos integrated circuit |
| US5162888A (en) * | 1989-05-12 | 1992-11-10 | Western Digital Corporation | High DC breakdown voltage field effect transistor and integrated circuit |
| US5027177A (en) * | 1989-07-24 | 1991-06-25 | Hughes Aircraft Company | Floating base lateral bipolar phototransistor with field effect gate voltage control |
| GB9106108D0 (en) * | 1991-03-22 | 1991-05-08 | Philips Electronic Associated | A lateral insulated gate field effect semiconductor device |
| JP3158738B2 (ja) * | 1992-08-17 | 2001-04-23 | 富士電機株式会社 | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 |
| JPH06163907A (ja) * | 1992-11-20 | 1994-06-10 | Hitachi Ltd | 電圧駆動型半導体装置 |
| US6831331B2 (en) | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
| US6242787B1 (en) | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
| US6720615B2 (en) * | 1996-01-22 | 2004-04-13 | Fuji Electric Co., Ltd. | Vertical-type MIS semiconductor device |
| WO1999023703A1 (de) * | 1997-11-03 | 1999-05-14 | Infineon Technologies Ag | Hochspannungsfeste randstruktur für halbleiterbauelemente |
| DE10111152C2 (de) * | 2001-03-08 | 2003-02-06 | Infineon Technologies Ag | Halbleiterbauelement mit isolierter Basis |
| JP3546037B2 (ja) * | 2001-12-03 | 2004-07-21 | 松下電器産業株式会社 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4048649A (en) * | 1976-02-06 | 1977-09-13 | Transitron Electronic Corporation | Superintegrated v-groove isolated bipolar and vmos transistors |
| US4344081A (en) * | 1980-04-14 | 1982-08-10 | Supertex, Inc. | Combined DMOS and a vertical bipolar transistor device and fabrication method therefor |
| US4300150A (en) * | 1980-06-16 | 1981-11-10 | North American Philips Corporation | Lateral double-diffused MOS transistor device |
| DE3370409D1 (en) * | 1982-12-21 | 1987-04-23 | Philips Nv | Lateral dmos transistor devices suitable for sourcefollower applications |
| DE3477313D1 (en) * | 1983-12-16 | 1989-04-20 | Philips Nv | Semiconductor device comprising a combined bipolar-field effect transistor |
-
1984
- 1984-12-21 US US06/684,442 patent/US4609929A/en not_active Expired - Fee Related
-
1985
- 1985-11-26 DE DE8585201953T patent/DE3579675D1/de not_active Expired - Lifetime
- 1985-11-26 EP EP85201953A patent/EP0185415B1/en not_active Expired - Lifetime
- 1985-12-18 JP JP60283178A patent/JPS61154155A/ja active Granted
- 1985-12-20 CA CA000498361A patent/CA1230429A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4609929A (en) | 1986-09-02 |
| JPS61154155A (ja) | 1986-07-12 |
| EP0185415A2 (en) | 1986-06-25 |
| DE3579675D1 (de) | 1990-10-18 |
| EP0185415A3 (en) | 1988-08-31 |
| CA1230429A (en) | 1987-12-15 |
| EP0185415B1 (en) | 1990-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4639761A (en) | Combined bipolar-field effect transistor resurf devices | |
| JPH0150112B2 (ja) | ||
| US5146298A (en) | Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor | |
| US4485392A (en) | Lateral junction field effect transistor device | |
| US5591655A (en) | Process for manufacturing a vertical switched-emitter structure with improved lateral isolation | |
| US6091107A (en) | Semiconductor devices | |
| US4989058A (en) | Fast switching lateral insulated gate transistors | |
| GB2080023A (en) | Lateral insulated gate field effect transistor | |
| JPH0758784B2 (ja) | ラッチ・アップ防止性能を改良したラテラル形絶縁ゲート・バイポーラ・トランジスタ | |
| EP0228107B1 (en) | Fast switching lateral insulated gate transistors | |
| EP0114435B1 (en) | Lateral dmos transistor devices suitable for sourcefollower applications | |
| KR100278526B1 (ko) | 반도체 소자 | |
| JPH0783120B2 (ja) | バイポーラ型半導体スイッチング装置 | |
| EP0146181B1 (en) | Semiconductor device comprising a combined bipolar-field effect transistor | |
| JP2018041983A (ja) | 半導体装置 | |
| EP0115098B1 (en) | Lateral dmos transistor device having an injector region | |
| US4987469A (en) | Lateral high-voltage transistor suitable for use in emitter followers | |
| JP2629434B2 (ja) | アノードショート伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 | |
| JP3106844B2 (ja) | 横型絶縁ゲート型バイポーラトランジスタ | |
| JP2502696B2 (ja) | 半導体集積回路装置 | |
| JP2536137B2 (ja) | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 | |
| JP2782758B2 (ja) | 半導体集積回路 | |
| GB2596295A (en) | Power semiconductor device with segmented MESA trenches | |
| JPH10335655A (ja) | 横型絶縁ゲート型バイポーラトランジスタ | |
| JPH0964357A (ja) | 誘電体分離型半導体装置 |