JPH01503345A - パルス信号の適応等化の方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 パルス信号の適応等化の方法および装置本発明はパルス信号の適応等化方法に係 わり、特に双極性パルス信号であるパルス信号はその歪みに関して解析され、そ の解析結果が伝送特性に関する可変等化回路網を制御するものに関する。

デジタルデータの伝送期間中、通常要領性要素を有する伝送チャンネルが直流電 圧値まで充電されないために、デジタルデータは一般に、ＡＨＩコードすなわち 各連続する１ビツトに対して交番する極性を有する信号電圧子Ｕ１−Ｕで論理特 性状態が表される双極性（疑似３進性）のパルス列の形態で伝送される。そして 、パルス列の論理Ｏまたは１状態の交番シーケンスに対して直接連続する論理１ 状態に対してよりも小さい変化すなわちパルス列レートが生じる。

データ伝送チャンネルの周波数依存伝送特性によって、異なるパルス列レートを 有するデジタルパルス信号はしばしば伝送中に伝送路の終端ではもはやその様な ものであるとは認識されないほど歪む。デジタル信号を再生するために伝送され たデジタルパルス信号はパルス整形器に供給される前にまず等化されなければな らない。歪んだデジタル信号の自動等化のために、通常適応等化器が用いられ、 伝送チャンネルの未知でしばしば可変である等化特性に自動的に適応するように なっている。このような適応等化器は可変で適応し得る等化回路網およびこの等 化回路網を制御する回路構成からなる。

このような種類のデジタルパルス信号用の適応等化器の等化回路網を適用するた めの回路構成は、ドイツ特許公開公報ＤＥ−ＯＳ　２９０８５８８で既に公知で ある。これは事前歪みフィルタ、演算符号一致自動相関器、および１ｌＪｔ！！ １安定性を保証する修正回路を備える。しかし、この回路は符号一致自動相関器 を使用することにより非常に複雑な設計となる欠点を有し、一方で機能的誤差の 懸念があり、他方で製造するのに高価である。

本発明の目的は、異なるパルス列速度を有する歪んだパルス信号の適用等化用の 簡単かつ信頼性ある方法であって、特に双極性の信号用の方法を提供することで ある。

上述の種類の方法による目的は、本発明による以下の事実によって達成される。

すなわち、パルス信号の解析のために、参照信号に関連して可変等化回路網の出 力に生ずるパルスから引き出された信号の信号端時間偏移が測定され、測定され た信号端偏移によって個々の回路網部分は信号端偏移の最少化の目的のために動 作または不動作とされる。

パルス列速度変化を伴なうデジタルパルス信号、特に双極性信号の、周波数依存 伝送特性を有する伝送チャンネルを経由する伝送中、デジタル信号のパルス信号 端は原信号に対してパルス信号のスペクトル構造の連続的変化による可変量だけ 時間シフトされる。

デジタル信号の個々のパルス信号端の、この高度に異なるシフトがデジタル信号 の歪みのレベルを表し、等化度を最適化する目的のために下辺伝送回路網の制御 のために評価され得るということを基礎とする。

本発明の方法は、双極性パルス信号の等化のために特に適している。上述のよう に、双極性パルス信号は、振幅が大きく変化する信号変化を含む。そこで、対称 的な双極性パルス信号は、一方では振幅Ｕなる信号変化を有し、他方では振幅２ Ｕなる変化を有する。これらの大きく異なる信号は、非常に異なるパルス列また は信号変化速度を伴なって生じる。これの結果は、双極性パルス信号のパルスは 、周波数依存性伝送特性を有プる伝送チャンネルを介する伝送において原パルス に対して特に大きな信号端時間を示す。しかし、これらの信号端偏移は、簡単に 測定され得、かつ可変等化回路網の制御のために評価され得る。

伝送特性に関する可変等化回路網の制御は、各回路部分を動作または不動作にす ることにより本発明によって簡単に行なわれる。可変等化回路網のこの種の！Ｉ ＪＩＩは、また簡単に設計され、そして安価な等化回路網の使用を可能にする。

本発明の一つの有利な実施例によれば、連続するパルスまたはパルス列の測定さ れた信号端偏移は、信号端偏移の増加または減少を測定するために互いに比較さ れる。

測定された信号端偏移が増加する場合、以前のものよりも大きな等化効果を有す る各回路部分は減少する信号端偏移の結果としての効果が反転するまで連続的に 動作される。これにより可変等化回路網の等化の度合いはその最適価に達すると いうことが達成される。

回路網部分の段階的な動作または不動作は、好ましくはクロック動作２進カウン タによって制御され、計数方向は測定された信号端偏移変化によって変化する。

２進カウンタ用クロツクパルスはクロック回路によって発生され、クロック回路 のクロック周波数は、２進カウンタのカウンタ出力信号状態によって切り替えで きる。

これは、２進カウンタによる回路網部分の動作不動作の制御を行なうカウンタの 計数値では可変等化回路網の等化度に僅かしか影響を与えないように行なわれ、 標準計数クロック周波数よりも高いクロック周波数へ切り替えられる。例えば、 計数過程は、小さいカウンタ計数値では加速され、大きい計数値では低速になる ようにしてもよい。

その最大カウンタ計数値から最小カウンタ計数値への、あるいは、その逆のカウ ンタ変化を防ぐために２進カウンタの計数方向は、最大または最小カウンタ値に 達することで変化するようにできる。

可変等化回路網の等化度は、プリセットできることが望ましい。本発明の好適な 実施例では、可変等化回路網の等化度合をプリセットするための回路網部分の動 作または不動作は、２進カウンタの計数値をブリセラ１−することにより容易に 達成できる。

回路網部分の動作または不動作は、半導体スイッチによって良好に行なわれる。

このスイッチは、２進カウンタの出力信号により簡単に制御できるからである。

本発明の方法の好適な実施例では、可変等化回路網の出力に生ずるパルス信号は 、解析前にパルス整形される。

そして、このパルス信号は、上位および下位のいずれかの一方の閾値と比較され 、いわゆる再発生された、または、新たに整形されたパルス信号は比較の結果に よって生ずる。しかし、双極性パルス信号は、パルス整形中に既に２進データに 変換されている。

信号端偏移の測定のためのパルス信号の解析から得られた信号および参照信号は 、本発明のもう一つの好適な実施例におけるクロック発生器（クロック回復回路 ）によって発生される。このクロック発生器は、等化されるべき転送ブロックの 最初のパルスによって始動され、異なる時定数で同期化される。

信号端偏移を測定するために、パルス信号は、両クロック発生器（クロック回復 回路）に与えられ、これらの出力信号は、均一性が検査される。仮にパルス信号 中に強い信号端偏移変化が生ずると、あるクロック発生器は、はとんど遅れのな いシフトされた信号端に自身を適応する。参照信号を供給する他の発生器は、シ フトされたパルス信号端にかなりの長い遅れの後にのみ適応する。これらの差は 、一致回路による信号端偏移の測定のために用いられる。

信号端偏移を示すパルス信号は、より容易な評価のために直流信号に変換される 。この直流電圧信号は、簡単にデジタル信号に変換できるからである。

本発明の他の実施例では、アナログ／デジタル変換は、種々の参照電圧および比 較結果のデジタル値への変換により行なわれる。各デジタル値は、最初に転送り ロックパルスの正の各信号端で第１メモリレジスタに転送され、次いで負の信号 端で第２メモリレジスタに転送され、次の転送りロックパルスの正の信号端で次 のデジタル値が第１メモリレジスタに転送され、両メモリレジスタの内容は、次 いで信号端偏移の増加または減少を測定するために比較される。仮にその比較結 果が、例えば、第１メモリレジスタのデジタル値が第２メモリレジスタのデジタ ル値より大きいと、信号端偏移が増加していることになる。この比較結果は、可 変等化回路網の等化度合いが低過ぎる設定であり、増加されるべきことを示して いる。

本発明の他の実施例では、信＠端偏移が増加であるか、減少であるかを測定する ために、信号端偏移を示す直流電圧信号は、種々の参照電圧と量的に比較され、 参照電圧のいずれかが直流電圧信号より低い場合にのみ信号端偏移の増加を示す 信号が生じる。

上述の方法を実施するための回路は、パルス信号をその歪みに関して解析する解 析装置および可変等化回路網を制御するための装置とを備えており、本発明の他 の実施例では、解析装置は、信号端偏移変化を測定するための装置および測定さ れた信号域偏移変化（増加または減少）の動作符号を測定するための他の装置を 有し、制御装置は、クロック動作２進カウンタを備え、このカウンタの計数方向 は、解析装置により測定された信号端偏移で変化し、その出力信号が可変等化回 路網の個々の回路部分の動作または不動作を制御するようにしたものである。

本発明の好適な実施例では、抵抗が動作状態または不動作状態にされる回路網部 分として提供されており、二つの隣り合う抵抗は、それぞれ係数が２だけ異なる 。８ビツト２進カウンタの場合、可変等化回路網の等化度合いは、各抵抗を動作 または不動作にすることによりかなりの度合いで変化する。

本発明の好適な実施例では、測定された信号域偏移変化の動作符号を測定するた めの装置は、その出力が直列に接続された二つのメモリレジスタの第１のものに おける入力に接続された並列原理で動作するアナログ／デジタル変換器と、第１ メモリレジスタの転送りロックパルスを第２メモリレジスタに転送する前に反転 するインバータと、両メモリレジスタの出力信号を比較するだめの比較器とを備 えている。

この装置では、信号域偏移変化を示すアナログ直流電圧信号がデジタル値に変換 される。このデジタル値は、クロックの立ち上がり信号端で第１メモリレジスタ にロードされ、そこからクロックの立ち下がり信号端で、第２メモリレジスタに ロードされる。次の転送りロックパルスの立ち上がり信号端で、次のデジタル値 が第１メモリレジスタにロードされる。この第２のデジタル値が第２メモリレジ スタにロードされる前でも、両メモリレジスタの内容は、互いに比較される。仮 に、第２のデジタル値が第１のものよりも大きいとすると、信号端偏移の増加が ある。この比較結果は、次いで可変等化回路網を制御するために、即ち、信号端 偏移を最小化する、つまり可変等化回路網の等化度合いを増加する目的で個々の 回路網部分の動作または不動作を制ｍ＋するために使用される。

本発明の回路構成に関する他の実施例では、測定された信号域偏移変化の動作符 号を測定するための装置は、正電位で抵抗にまたがるコンデンサを介して、およ び分離性論理要素の入力で、その出力がさらに他のシュミットトリガに接続され た反転シュミットトリガを介して、出力側がそれぞれ接続された一連の並列動作 の比較器を備える。

この装置では、測定された信号端偏移を示す直流電圧信号は、同時にすべての比 較器に供給される。仮に、直流電圧信号が、この比較器の参照電圧を正方向に超 えると、比較器の出力では、次いでパルスが生じる。この比較器の出力信号は、 分離性論理要素によって相互接続されているから、比較器の参照電圧のいずれか を直流電圧が正方向に超えると、この分離性論理要素の出力にパルスが生じる。

この出力パルスは、他のシュミットトリガにより矩形パルスに変換される。仮に 、このような矩形パルスが、この装置の出力に生じると、これは、信号端偏移が 増加していることを示す。

本発明は、一つの実際的な例および二つの実施例についての図を参照して、以下 に説明される。図で示されているのは、 第１図　本発明により動作する適応等化器の実際的例、第２図　適応等化器の実 施例のブロック線図、第３図　適応等化器中に組み込まれた解析装置の第１の実 施例、 第４図　解析装置の第２の実施例、 第５図　適応等化器の機能を理解するための信号の流れ、 第６図　解析装置内部のクロック回復回路、および第７図　第６図による回路中 の信号の流れ、である。

第１図において、本発明の適応等化器の実際的な例が線歪みデジタル信号の等化 のために示されている。全体について参照符号１が付されたデジタル電話および データ通信交換装置が２本の線３および５を介して受信端子７および９が接続さ れ、該端子により電話１１および可視ディスプレー装置１３を有するデータ端子 、ならびにキーボード１５が動作される。２本の線３および５は、異なる長さ、 断面積および容量でよい。そこで、それらの抵抗、静電容量、低域ろ波特性に関 しても異なっている。伝送線３および５の低域ろ波特性からくる伝送されたパル ス信号の歪みは、デジタル電話およびデータ通信交換装置１から適応等化器１７ による受信端子７へのデータ転送中に等化される。受信端子７からデジタル電話 およびデータ交換装置１へのデータ転送のために、もう一つの適応等化器１９が この機能を行なうために設けられている。この等化器は、伝送線３と実際の電話 およびデータ通信交換１との間に位置するデジタル受信線回路２１の一部である 。受信端子７または９ならびにデジタル電話およびデータ通信交換１の間で、デ ジタル通話およびデータの流れは、５１２キロビット／秒で２線式ライン３また は５を伝送される。データ伝送は、２０ビツトの長さのデータブロックの形態で 受信端子７または９相互間で交互に行なわれる。

第２図は、適応等化器を示している。この等化器は、適応等化回路網２３、二つ の４ビツト２進カウンタ２５および２７からなる８ビツト２進カウンタ２９、ク ロック回路３１、スイッチング回路３３、パルス信号再生またはパルス整形器お よび解析装置３７により構成される。

適応等化器の入力で、結合トランス３９が等化されるべきパルス信号を結合する ために設けられている。その２次巻線の一端は、適応等化回路網に接続されてい る。これは、Ｒ１−０１並列回路およびＬｌ−Ｒ２−０２の組合わせを有する周 波数依存電圧分割、器を形成し、この分別器により低周波信号部分は、高周波部 分よりも大きく減衰される。Ｌｌ−Ｒ２−０２組合わせと並列に抵抗群４１が設 けられており、その抵抗値は、係数２だけ左から右にそれぞれ増加する。個々の 抵抗４１は、ＭＯ３半導体スイッチ４３により接地電位に接続されている。これ らの半導体スイッチ４３は、８ビツト２進カウンタ２９の出力信号により制御さ れる。８ビツト２進カウンタ９は、プリセット装置４５によりセットされる。、 ４ピツト２進カウンタのクロック入力は、クロック回路３１の出力に接続され、 この回路によりクロック周波数は、信号路４７上を伝送するカウンタ出力値に関 して切り替えられる。８ビツト２進カウンタ２９の計数方向は、スイッチング装 置３３により切り替えられる。スイッチング装置！１３３は、８ビツト２進カウ ンタ２９のオーバーフロー出力４９もしくは解析装置！１３７から入力信号を受 け取る。これは、カウンタの値が最大値または最小値に達したとき、スイッチン グ装置３３が８ビツト２進カウンタ２９を切り替えることになる。そこで、８ビ ツト２進カウンタがその最大値から最小値へ、または、その逆に変化することが 妨げられる。加えてパルス信号の歪みの増加が解析装置により測定されると、８ ビツト２進カウンタ２９の計数方向がスイッチング装ａ３３により変化する。

次に、第２＠に示される適ｇ５等化器の機能が説明される。

入力における結合トランス３９上で生じるパルス信号は、適応等化回路網２３に 与えられる。パルス信号は、適応等化回路ＷＩ２３の出力から取り出され、パル ス整形器３５へ転送される。この装置では、パルス信号は、上位および下位閾値 のいずれか一方と比較される。この比較結果により、所謂再生パルス信号が発生 される。さらに、双極性または疑似パルス信号がパルス整形器３５で２進データ に変換される。解析装置３７により、参照信号に対する、入力信号から取り出さ れた信号の信号域偏移の増加が測定され、対応する信号がスイッチング装置３３ に与えられる。この装置により、８ビツト２道カウンタ２９の計数方向が変化す る。この信号域偏移の増加は、適応等化回路網２３の不適設定によるものである から、８ビツト２進カウンタ２９の計数方向を変えることにより適応等化回路網 ２３の等化度合いが変わる。適応等化回路網２３の等化度合いは、最適等化度合 いに達（−るまで正しい方向に変えられる。Ｒ適等化度合いを越えた後、８ビツ ト２進カウンタ２９の計数方向のもう一つの変化が起き、等化度合いは、もう一 度最適等化度合いより下になるまで減少で−る。そして、等化回路ｔｉＡ２３の 設定が等化度合いのほぼ最適値近傍を永久に変動する。

抵抗４１の選択された抵抗値による適応等化回路４１２３の等化度合いは、非直 線であるから、クロック周波数は、タロツク回路３１により変化する。小ざい抵 抗値を有する抵抗４１を動作状態または不動作状態にすることにより適応等化回 路ｗ４２３の等化度合いは、緩慢に変化し、これらの抵抗値は、高いクロック周 波数で動作状態または不動作状態にされる。そして、適応等化回路網２３の等化 度合いのほとんど連続的な変化が達成される。

第３図では、第２図のブロック線図で示された解析装置３７の第１実施例が詳細 に示されている。これは、二つのクロック発生器（クロック回復回路）５１およ び５３を有し、その一つは、それ自身を短い時間遅れを有する再生パルス信号り の信号域偏移に適応し、他方は、長い時間遅れを有するものに適応する。両クロ ック発生器（クロック回復回路）５１および５３の出力信号ＣＬＫ２およびＣＬ Ｋｌは、エクスクル−シブ・オア要素５５により相互接続されている。信号域偏 移が変化すると、出力信号の変化が高速動作クロック発生器（クロック回復回路 ）により既に行なわれるが、低速動作クロック発生器（クロック回復回路）によ っては、そのような信号変化は行なわれないから、エクスクル−シブ・オア要素 ５５の出力５７にパルス状信号が生じる。この信号は、積分回路５９により直流 電圧信号に変換されている。そして、この信号は、並列原理で動作するアナログ ／デジタル変換器６１によりデジタル値に変換される。アナログ／デジタル変換 は、比較器により直流電圧信号を種々の参照電圧と同時比較し、比較結果をエン コーダ６５によりデジタル値に変換することにより行なわれる。アナログ／デジ タル変換器６１の出力に生じるデジタル値は、正のクロック信号端で第１メモリ レジスタ６７にロードされる。クロックパルスは、インバータ６９で反転される から、第１メモリレジスタ６７に含まれるデジタル値は、クロックパルスの角の クロック信号端で第２メモリレジスタ７１にロードされる。次のクロックパルス の正の信号端で次のデジタル値は、アナログ／デジタル変換器６１の出力から第 １メモリレジスタ６７にＯ−ドされる。この第２のデジタル値が負のクロック信 号端で第２メモリレジスタ７１にロードされる前に、両レジスタ６７および７１ の内容は、比較器により比較される。仮に第１メモリレジスタ６７に含まれる値 が第２メモリレジスタ７１に含まれるデジタル値よりも大きいと、信＠端偏移増 加かある。信り端偏移塩加は、適応等化回路網２３（第２図）における上碑誤差 設定によるものであるから、８ビツト２進カウンタ２９（第２図）の計数方向は 、比較器７３の出力信号により反転される。この計数方向変化の結果は、適応等 化回路網２３（第２図）が正しい方向、すなわち、最適等化度合いの方向にセッ トされたことである。

第４図に第２図の解析装置３７の第２の実施例が示されている。この実施例は、 両クロック発生器（クロック回復回路）５１および５３、エクスクル−シブ・オ ア要素５５および積分回路５９に関して第３図に丞された実施例に相当する。ま た、この実施例では、積分回路５９の出力に生じる直流電圧信号は、同時に一連 の比較器７５に与えられる。これらの比較器７５は、抵抗７９により正の電位に コンデンサ７７を介して反転シュミットトリガ８１の入力にそれぞれ接続され、 各参照電圧信号を直流電圧が正方向に超えると、各反転シュミットトリガ８１の 出力に一つのパルスが生じる。シュミットトリガ８１は、あまりに頻繁なスイッ チングを防ぐためにヒステリシスを有する。シュミットトリガ８１の出力は、分 離性論理要素８３により接続されているから、シュミットトリガ８１のいずれか にパルスが生じるとき、分離性論理要素８３の出力にパルスが生じる。分離性論 理要素８３の出力に生じるパルスは、信号整形のために他のシュミットトリガ８ ５に与えられる。

この解析装置により、仮に比較器閾値の一つを直流電圧が超えると、シュミット トリガ回路８５の出力でパルスが発生するが、直流電圧が参照電圧より低くなる と、パルスは生じない。増加する直流電圧信号があるときは、８ビツト２進カウ ンタ２９（第２図）の計数方向が変化する。他方、この変化の結果として、適応 等化回路網２３（第２図）の等化度は、正しい方向、すなわち、最適等化度の方 向に設定される。

本発明の適応等化の機能を説明するために、第５図ａ）乃至ｆ）は、デジタル電 話およびデータ交換器から受信端子への伝送路の異なる点でのパルス信号の信号 流れを示している。

第５図ａ）は、デジタル電話およびデータ交換器から伝送されるデータブロック の部分を示している。第５図ｂ）では、この部分の信号の流れは、ＡＭＩコード に変換された後のものとして示されている。この信号により、２線式ライン３が 制御される。第５図Ｃ）は、非最適等化用の等化回路網２３の出力での信号流れ を示している。線＋■および−Ｖは、パルス整形器３５の上下の閾値を示してい る。第５図ｄ）には、第５図ａ）に示されたデータブロック部分と同様なパルス 整形器３５の合成出力信号が示されている。

第５図ｅ）における信号の流れは、第５図Ｃ）に示されたより良い設定を持った 等化により得られる。これは、第５図ａ）に示されたデータブロックの部分に極 めて近く、第５図ｆ）に示されるパルス信号整形器３５の対応出力信号となる。

パルス整形器３５の入力信号に対する本発明による等止器の効果は明確になる。

第６図は、第３図および第４図に示される二つのクロック回復回路５１および５ ３の一つの実施例を示している。両クロック回復回路５１および５３用のクロッ ク信号は、発生器９１で生じ、この出力は、４８ビツト２進カウンタ９３および １０１のクロック入力に接続されている。発生器９１は、データ伝送速度の１６ 倍のクロック周波数で動作する。最初の４ビツト２進カウンタ９３の最高計数段 の出力信号は、クロック回復回路５３の出力信号ＣＬＫ１であり、同時に負の信 号端で設定できるフリップフロップ９５のクロック入力に接続されている。

このフリップフロップ９５は、そのリセット入力Ｒにおける一理「０」信号でリ セットされる。このため、４ビツト２進カウンタ９３のリセット入力のように、 この信号は、ＯＲ要素９７の出力に接続されている。ＯＲ要素９７の入力は、入 力りまたはフリップフロップ９５の反転出力Ｑに接続されている。この結合によ り、入力りにｒＯＪ信号が生じるとき、リセット信号が生じてフリップフロップ ９５がセットされる。

４ビツト２進カウンタ１０１は、他の４ビツト２進カウンタ　１０３に接続され 、これらが−緒になって８ビツト２進カウンタを構成する。クロック回復回路５ １の出力信号ＣＬＫ２は、第４計数段の出力によって供給され、第７計数段の出 力信号は、フリップフロップ１０５のクロック入力信号である。８ビツト２進カ ウンタ用のリセット回路およびフリップフロップ１０５は、クロック回復回路５ ３のリセット回路に相当し、入力りおよびフリップフロップ１０５の反転出力Ｑ を介して制御されるＯＲ要素１０７を有する。

第７図では、二つのクロック回復回路５１および；５３の応動が、入力りにあけ る第５図ｄ）による入力信号と共に示されている。次の記述は、時点１０で全て のカウンタおよびフリップ７０ツブがリセットされている事実に基づいている。

第７図ａ）では、入力信号が時点１０乃至ｔ６に６ける論理状態「１」および「 ０」により示されている。第７図ｂ）およびｄ）は、カウンタ　１０１の出力１ よびカウンタ１０３の出力Ｃにおける出力りにおける出力信号を示している。

４ビツト２進カウンタ　１０３（第７図ｅ））の出力Ｆにおける最初の減衰端、 すなわち、４データビツト後で次の出力Ｇ（第７［１Ｊｆ））およびフリップフ ロップ１０５（第７図ｇ））がセットされる。フリップフロップ１０５のこの状 態は、入力Ｄ（第７図ａ））の入力データが時点ｔ２における状態「０」に変化 し、クロック回復回路５１のリセット条件に合う（第７図ｈ））まで安定状態で 残る。このリセットにより、入力りのデータの減衰端によってクロック回復回路 ５１の出力ＣＬＫ２　（第７図Ｃ））が入力データと同期されている。さらに、 ４ピツトの後、リセット条件は、時点ｔ４で直ちに成立する。これは、入力りの 入力データ（第７図ａ））およびフリップフロップ１０５（第７図９））の反転 出力０が同時に「０」となることによる。次の４ビツトの後、入力りの入力デー タが既に状ｔｒＯＪになって直ちにリセット条件も成立する。

クロック回復は、Ｒ後のリセットに続く４データビツトが状態「１」となったと き、入力データの減衰端と常に同期する。二つの同期化時点間のデータヒツト・ の数は、カウンタ　１０１の出力ＣＬＫ２とフリップ７０ツブ１０５を！ｂ１１ 御するカウンタ１０３の出力との間でのカウンタ段の数により決定される。

受信信号用の参照信号を発生するために、二つの同期化Ｂ８点の間の距離は、最 も大きい可能性のある値に選ばれる。この値は、次いで送信機（電話交換装置１ ）と発生器９１の間の周波数偏移により最大値に制限される。

反対に、クロック回復回路５３は、切り替えられた入力信号の各減衰端が同期化 時点となりうる。この回路は、それらの予測された時点に関する入力データの減 衰端の時間差で直ちに応動する。そして、時点ｔ１乃至ｔ６（第７図ａ））の各 々において、クロック回復回路５３の出力ＣＬＫ１　（第７図ｋ））は、入力デ ータと再同期化される。ＣＬＫｌ　（第７図ｋｌ）の信号の流れにおいて、Ｃし に２の流れは、「予測された」流れ、すなわち、参照値として破線で示されてい る。

さらに、クロック回復回路５１用に与えられたように、クロック回復回路５３用 の信号の流れが示される。第７図１）および１）がカウンタ９３の出力Ｃおよび フリップフロップ９５の反転出力０での出力信号を示している。第７図＠）は、 カウンタ９３およびフリップフロップ９５のリセット入力における信号の流れを 示している。

第７図ｎ）の信号の流れは、二つの信号ＣＬＫ１およびＣＬＫ２を接続するエク スクル−シブ・オア要素５５（第３図および第４図）の出力信号を示している。

第６図に示されるように、２進カウンタ９３．１０１．１０３は、それぞれ、ま たは、結合されて周波数分割器を構成する。

１Ｆｉ、５ Ｆｉｇ、６ ０１１１０１０１１１０１０１１　ＩＩ　１０１１１１１０１０１ｍｌ　９ＳＲ −一一］−丁一一−「］−］一］−−ｒ−−「］−ｎ）５５ Ｆｉｇ、７ 国際調査報告 国際調査報告 ＋ｐε７ＣＣ７０７

Claims (1)

1. 【特許請求の範囲】 １．パルス信号が、その歪み関して解析され、かつ、その解析結果がその伝送特 性に関する可変等化回路網を制御する、パルス信号、特に、双極性パルス信号の 適応等化方法において、 前記パルス信号の解析のために、参照信号に対する前記可変等化回路網（２３） の出力で生じるパルスから取り出される信号の信号端時間偏移が測定され、かつ 、所定の信号端偏移により前記可変等化回路網（２３）の個々の回路網部分（２ ４）は、前記信号端偏移の最少化の目的で動作または不動作とされることを特徴 とするパルス信号の適応等化方法。 ２．第１項記載の方法において、 連続するパルスまたはパルス列の測定された信号端偏移は、信号端偏移増加また は減少の測定のために互いに比較され、測定された信号端偏移増加回路網部分（ ４１）については、信号端偏移減少の結果が反転するまでは、それぞれその前の ものよりも大きな等化効果を持つように連続的に動作されるようにしたことを特 徴とするパルス信号の適応等化方法。 ３．第１項または第２項記載の方法において、回路網部分（４１）の動作または 不動作は、クロック動作２進カウンタ（２９）によって制御され、その計数方向 は、測定された信号端偏移変化によって変化することを特徴とするパルス信号の 適応等化方法。 ４．第３項記載の方法において、 前記２進カウンタ（２９）用のクロックパルスは、クロック回路（３１）によっ て発生され、そのクロック周波数は、前記２進カウンタ（２９）の出力信号の状 態によって切り替え可能で、前記２進カウンタ（２９）により制御される回路綱 部分（４１）の動作または不動作のためのカウンタの読みは、前記可変等化回路 網（２３）の等化度合いに僅かな影響のみを有し、標準計数クロック周波数より も高いクロック周波数に切り替えられることを特徴とするパルス信号の適応等化 方法。 ５．第３項または第４項記載の方法において、前記２進カウンタ（２９）の計数 方向は、最大または最小計数値に達したとき変化することを特徴とするパルス信 号の適応等化方法。 ６．第３項乃至第５項のいづれかに記載の方法において、前記回路網部分（４１ ）の動作または不動作は、前記２進カウンタ（２９）の計数値をプリセットする ことにより前記可変等化回路網（２３）の等化度合いをプリセットするために行 なわれることを特徴とするパルス信号の適応等化方法。 ７．第３項乃至第６項いづれかに記載の方法において、前記２進カウンタ（２９ ）の出力を介して半導体スイッチ（４３）が制御され、回路網部分（４１）の動 作または不動作がもたらされることを特徴とするパルス信号の適応等化方法。 ８．前記各項記載の方法において、 前記可変等化回路網（２３）の出力において生じるパルス信号は、解析前にパル ス整形が行なわれ、上位および下位の少なくとも一方の閾値と比較することによ り再発生されたパルス信号は、比較結果により発生されることを特徴とするパル ス信号の適応等化方法。 ９．第８項記載の方法において、 双極性（疑似３進）パルス信号は、パルス整形中に２進データに変換されること を特徴とするパルス信号の適応等化方法。 １０．前記各項のいづれかに記載の方法において、前記信号端偏移の測定のため のパルス信号から取り出された信号と、前記参照信号とは、等化されるべき伝送 ブロックの最初のパルスにより始動され、かつ、異なる時定数による前記パルス 信号に同期するクロック発生器（クロック回復回路）（５１，５３）により発生 されることを特徴とするパルス信号の適応等化方法。 １１．第１０項記載の方法において、 クロック発生器（５１，５３）の出力信号は、均一性が点検されることを特徴と するパルス信号の適応等化方法。 １２．第１１項記載の方法において、 前記信号端偏移を示す信号は、直流信号にされることを特徴とするパルス信号の 適応等化方法。 １３．第１２項記載の方法において、 前記直流電圧信号は、デジタル信号に変換されることを特徴とするパルス信号の 適応等化方法。 １４．第１３項記載の方法において、 アナログ／デジタル変換は、直流電圧と種々の参照電圧との同時比較、および、 この比較結果のデジタル値への変換により行なわれ、各デジタル値は、転送クロ ックパルスの各正の信号端と共に第１のメモリ−（６７）に、次いで負の信号端 が第２のメモリ−（７１）にロードされ、次の転送クロックパルスの正の信号端 で次のデジタル値が前記第１メモリ−（６７）にロードされ、前記両メモリ−（ ６７，７１）の内容は、次いで信号端偏移の増加または減少の測定のために互い に比較されることを特徴とするパルス信号の適応等化方法。 １５．第１２項記載の方法において、 信号端偏移増加または減少の測定のために前記信号端偏移を示す直流電圧信号は 、種々の参照電圧と同時比較され、信号端偏移の増加を示す信号は、参照電圧の いづれか一つが前記直流電圧だけ超過するときのみ発生することを特徴とするパ ルス信号の適応等化方法。 １６．前記各項のいづれかに記載の方法を実施するための回路であって、パルス 信号をその歪みに関して解析する解析装置と、前記可変等化回路網を制御する制 御装置とを備えたものにおいて、 前記解析回路（３７）は、信号端偏移変化を測定する装置、および、測定された 信号端偏移変化（増加または減少）の動作符号を測定する装置とを備え、かつ、 前記制御装置は、クロック動作２進カウンタ（２９）を備え、このカウンタの計 数方向は、前記解析装置（３７）により測定された信号端偏移増加で変化し、該 カウンタの出力信号は、前記可変等化回路網（２３）の個々の回路網部分（４１ ）の動作または不動作を制御するよにしたことを特徴とするパルス信号の適応等 化方法。 １７．第１６項記載の回路において、 抵抗（４１）が動作または不動作とされ得る回路網部分として設けられ、二つの 隣り合う抵抗（４１）の値は、それぞれ係数２だけ異なる回路。 １８．第１６項または第１７項記載の回路において、スイッチング回路（３３） が設けられ、前記２進カウンタ（２９）の計数値が最大値もしくは最小値に達し たとき、または、前記解析装置（３７）による各操作によって該２進カウンタの 計数方向を変化させる回路。 １９．第１８項の回路において、 前記スイッチング回路（３３）は、双安定回路を有する回路。 ２０．第１６項乃至第１９項のいづれかに記載の回路において、前記信号端偏移 変化を測定する装置は、並列接続された二つの同期可能なクロック発生器または クロック回復回路（５１，５３）を備え、これら回路には、エクスクルーシブ・ オア回路が直列接続されている回路。 ２１．第１６項乃至第２０項のいづれかに記載の回路において、前記測定された 信号端偏移変化の動作符号を測定するための装置は、 その出力が、直列接続された二つのメモリーレジスタ（６７，７１）の第１のも のの入力に接続され、並列原理にしたがって動作するアナログ／デジタル変換器 と、前記第２メモリーレジスタ（７１）への転送に先立って前記第１メモリーレ ジスタ（６７）の転送クロックパルスを反転するインバータ（６９）と、前記メ モリ−（６７，７１）の出力信号を比較するための比較器（７３）とを備えた回 路。 ２２．第１６項乃至第２０項のいづれかに記載の回路において、前記測定された 信号端偏移変化の動作符号を測定するための装置は、その出力がコンデンサ（７ ７）を介して正電位の抵抗（７９）に接続され、かつ、その出力が他のシュミッ トトリガー回路に接続された分離性の論理素子（８３）の入力に反転シュミット トリガー回路（８１）を介して接続された回路。 ２３．第２０項乃至第２２項のいづれかに記載の回路において、クロック回復回 路（５３）の一つは、周波数分割器（２進カウンタ９３）および双安定回路（９ ５）を備え、この双安定回路は、周波数分割器（２進カウンタ９３）の出力信号 、および、このクロック回復回路（５３）の出力信号（ＣＬＫ１）によってセッ トでき、かつ、周波数分割器（２進カウンタ９３）と共にリセットされ得る回路 。 ２４．第２０項乃至第２３項記載の回路において、前記他のクロック回復回路（ ５１）はその出力信号（ＣＬＫ２）の供給のための周波数分割器（２進カウンタ １０１，１０３）、および前記周波数分割器（１０３）の出力信号によってセッ トされる双安定回路（１０５）を備え、この出力信号は、前記クロック回復回路 （５１）の出力をさらに周波数分割することによって発生され、このクロック回 復回路は、前記周波数分割器（１０１，１０３）と共にリセットされ得る回路。 ２５．第２３項または第２４項に記載の回路において、前記リセット回路は、双 安定回路（９５，１０５）の出力と共に前記クロック回復回路（５３，５１）の 入力データの論理的結合（９７，１０７）によって発生される回路。 ２６．第２３項乃至第２５項のいづれかに記載の回路において、前記クロック回 復回路（５１，５３）は、共通発生器（９１）によって制御され、そのクロック 周波数は、データ転送クロックの整数倍である回路。