JPH0151091B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、負荷に流れる電流をパワーMOS
トランジスタでスイツチングするようにした半導
体スイツチ回路に係り、特に、負荷シヨート時等
において、前記パワーMOSトランジスタを流れ
る電流を遮断し、これにより当該トランジスタを
保護する機能を備えた半導体スイツチ回路に関す
る。

近年、駆動回路を簡単かつ集積化し、その電源
電圧を低電圧化しようとする要望から、パワー
MOSトランジスタ、中でもオン抵抗が低くパワ
ースイツチングに適する縦型パワーMOSトラン
ジスタをスイツチングに応用する動きがある。
（1970年７月10日発行MOS−ICとFET発行所産
報参照） しかしながら、このようなパワーMOSトラン
ジスタを使用した半導体スイツチ回路にあつて
は、ドレイン側に接続される負荷が短絡した状態
においてゲート電位が“Ｈ”になると、ドレイン
電位の上昇に加えてドレイン電流も増加するた
め、両者の積により定まるパワー損失は急増し、
遂にはパワーMOSトランジスタが破壊されてし
まうという問題があつた。

このため、その対策として従来第１図に示す如
く、パワーMOSトランジスタ１のソースＳ側に
直列接続された微小抵抗３によりドレイン電流I_D
の変化を電圧に変換して検出し、この検出電圧を
コンパレータ４において所定の基準電圧Vrefと
比較し、その比較出力によつてゲートＧと入力端
子INとの間に介挿されたドライブ回路５を駆動
させ、負荷シヨート時はゲートＧの電位を強制的
に“Ｌ”に引き下げて、パワーMOSトランジス
タ１を保護する試みもなされている。

ところが、このような回路構成によると、微少
抵抗３によつて常時無駄な電力が消費されるため
スイツチ回路全体の低損失化の妨げとなり、また
半導体基板上に集積化するに際して、一般に微少
抵抗は占有面積が大きいため高集積化の妨げとな
るという問題があつた。

更に、パワーMOSトランジスタ１としてオン
抵抗の小さい縦型パワーMOSトランジスタを使
用し、かつ回路全体を同一半導体基板上に集積形
成しようとすると、縦型パワーMOSトランジス
タの場合、基板自体がドレインとして動作するた
め、基板電位が安定せず、このため基板内に他の
回路構成部分（例えば、コンパレータ４、ドライ
ブ回路５等）を集積形成することが難しくコスト
的に不利な外付部品によつて対処せねばならない
という問題があつた。

この発明は、このような従来の問題点に着目し
てなされたもので、その目的とするところは、ス
イツチ駆動電流およびパワー損失が小さく、かつ
集積可能な保護回路を備えた半導体スイツチ回路
を提供することにある。

この発明は、上記の目的を達成するために、前
記負荷をスイツチングするパワーMOSトランジ
スタのドレイン電位によつて、負荷のシヨートを
判断して当該トランジスタを保護する保護回路
を、MOSトランジスタと、MOS抵抗と、MOS
キヤパシタと、酸化珪素上に形成される抵抗とに
より構成したことを特徴とするものである。

以下、第２図〜第７図に示される実施例に基づ
き本発明を詳細に説明する。

第２図は、この発明に係る半導体スイツチ回路
の一実施例を示す回路図である。

第２図において、６はｎチヤンネルの縦型パワ
ーMOSトランジスタであり、このトランジスタ
６のソースS₆は設置され、かつドレインD₆は負
荷７を介して電源V_DDに接続されており、またゲ
ートG₆は抵抗８を介して制御入力端子INに接続
されている。

このため、制御入力端子INの電位V_INが、“Ｌ”
から“Ｈ”あるいは“Ｈ”から“Ｌ”へと瞬時変
化すると、ゲートG₆の電位は抵抗８とゲート容
量C_Gとにより定まる時定数カーブを描きつつ上
昇または下降し、これによりトランジスタ６はオ
ンまたはオフして負荷７に流れる電流I_Dをスイツ
チングするように構成されている。

９はｎチヤンネルの横型MOSトランジスタで
あり、このトランジスタ９のソースS₉は接地さ
れ、かつドレインD₉は前記トランジスタ６のゲ
ートG₆へと接続されている。

従つて、トランジスタ９のゲート電位V_G9がそ
のスレシヨルド電圧V_T9に達すると、トランジス
タ９はオンし、これによりトランジスタ６のゲー
ト電位V_G6をアース電位に引き下げるように構成
されている。

トランジスタ６のドレインD₆とアースとの間
には、MOS抵抗１０とMOSキヤパシタ１１とを
直列接続してなる積分回路１２が設けられてお
り、特にこの例ではMOS抵抗１０としてゲー
ト・ドレイン間を短絡してなるｎチヤンネルの横
型MOSトランジスタが使用されているため、
MOS抵抗１０は定電流源としても機能すること
となる。また、積分回路１２の出力は、トランジ
スタ９のゲートG₉へと供給されており、このた
め積分回路１２の出力が上昇してトランジスタ９
のスレシヨルド電圧V_T9を越えると同時に、トラ
ンジスタ９はオンすることとなる。

１３は、積分回路１２のキヤパシタ１１の放電
路を形成するｎチヤンネル横型MOSトランジス
タであり、そのソースS₁₃は接地され、またドレ
インD₁₃は積分回路１２の出力端子へと接続され
ている。このため、トランジスタ１３のゲート電
位V_G13が上昇してスレシヨルド電圧V_T13を越える
と、トランジスタ１３はオンして、キヤパシタ１
１の電荷は急速に放電され、積分回路１２の出力
は略零電位に立ち下がることとなる。

１４は、抵抗１５とｎチヤンネルの横型MOS
トランジスタ１６とを直列接続してなるインバー
タ回路であり、このインバータ回路１４にはトラ
ンジスタ６のドレイン電位V_D6が電源として供給
されており、またトランジスタ１６のゲートG₁₆
は制御入力端子INに接続されている。

従つて、インバータ回路１４は、制御入力端子
INに供給されるスイツチング入力を反転して出
力し、この反転出力によりトランジスタ１３がオ
ン、オフ制御されることになる。

次に、以上説明した半導体スイツチ回路の動作
を、第３図のタイムチヤートを参照しつつ、負荷
正常時、シヨート時に分けて説明する。

負荷正常時の動作タイムチヤートを第３図ａに
示す。同図に示す如く、トランジスタ６をオンす
べく、入力電位V_INが“Ｌ”から“Ｈ”に立ち上
がると、トランジスタ６のゲート電位V_G6は抵抗
８の抵抗値Ｒとトランジスタ６のゲート容量C_G
とで定まる時定数τ（＝C_G・Ｒ）をもつて緩かに
上昇し始める。

次いで、入力電位V_INの立ち上がりからt₁時間
が経過して、トランジスタ６のゲート電位V_G6が
そのスレシヨルド電圧V_T6を越えると、トランジ
スタ６はオン状態に移行し、負荷７にはドレイン
電流I_Dが流れ始め、同時に負荷７による電圧降下
によつてトランジスタ６のドレイン電位V_D6は低
下し始める。

一方、入力電位V_INが“Ｌ”から“Ｈ”へと立
ち上がると同時に、インバータ回路１４の出力は
“Ｈ”から“Ｌ”へと転じ、これによりトランジ
スタ１３はオフ状態となり、積分回路１２のキヤ
パシタ１１に対する充電が開始されて、積分回路
１２の出力電位V₁の値は、トランジスタ６のゲ
ート電位V_G6よりも更に緩かに上昇する。

このため、積分回路１２の出力電位V₁がトラ
ンジスタ９のスレシヨルド電圧V_T9に到達する以
前に、すなわち入力電位V_INの立ち上がりからt₂
時間が経過した時点において、トランジスタ６の
ドレイン電位V_D6はトランジスタ９のスレシヨル
ド電圧V_T9以下に低下してしまい、この結果積分
回路１２の出力電位V₁は、 V₁＝V_D6−V_T10−V_BG V_D6；V₁の上昇が止まつたときの値 V_T10；MOS抵抗１０のスレシヨルド電圧 V_BG；バツクゲート効果 で与えられる値にクリツプされる。

ここで、V₁＜V_T9となるように設定しておけ
ば、積分出力V₁の値はV_T9まで上昇しないため、
トランジスタ６のゲート電位V_G6は“Ｈ”状態に
維持され、トランジスタ６には電流I_Dが流れ続け
ることとなる。

次に、トランジスタ６をオフすべく、入力電位
V_INを“Ｈ”から“Ｌ”に瞬時立ち下げると、ト
ランジスタ６のゲート容量C_Gに充電された電荷
は抵抗８を介して放電され、次いでV_G6＜V_T6と
なつた時点において、トランジスタ６は完全にオ
フし、ドレイン電流I_Dも流れなくなる。

また、キヤパシタ１１に充電された電荷もトラ
ンジスタ１３を介して急速に放電され、これによ
り積分回路１２の出力電位V₁は略零ボルトに低
下する。

このように、負荷７が正常である限り、トラン
ジスタ６は入力電位V_INの“Ｈ”、“Ｌ”に応じて
正常にスイツチングされることとなる。

次に、負荷シヨート時における動作タイムチヤ
ートを第３図ｂに示す。同図において、トランジ
スタ６をオンさせるべく、入力電位V_INを“Ｌ”
から“Ｈ”に立ち上げると、前述の負荷正常時と
同様にしてトランジスタ６のゲート電位V_G6は所
定の時定数カーブを描いて上昇し始め、t₁時間が
経過してV_G6＝V_T6となつた時点において、トラ
ンジスタ６はオン状態へと移行し、ドレイン電流
I_Dが流れ始める。

また、負荷７はシヨートしているため、トラン
ジスタ６のドレインD₆には電源電圧V_DDがそのま
ま印加され、そのためドレイン電位V_D6はV_DDに
維持される。

一方、積分回路１２の出力電位V₁も、入力電
位V_INの立ち上がりに応答して徐々に上昇を開始
するが、トランジスタ６がオンしてもドレイン電
位V_D6は電源電圧V_DDに維持されているため、前
述した負荷が正常な場合とは異なり、積分回路１
２の出力電位V₁の上昇は更に続き、やがてt₃時間
経過後トランジスタ９のスレシヨルド電圧V_T9を
越えることとなる。

すると、トランジスタ９がオンしてトランジス
タ６のゲート電位V_G6は下がり始め、これにより
ドレイン電流I_Dも徐々に減少し始める。そして、
t₄時間が経過してV_G6＜V_T6となると、ドレイン電
流I_Dは完全に流れなくなる。

従つて、ドレイン電流I_Dは入力電位V_INが“Ｌ”
から“Ｈ”に立ち上がつた時点より（t₄−t₁）の
極めて短時間しか流れないため、従来のスイツチ
ング回路のようにパワー損失によつてスイツチン
グ素子が破壊されることを未然に防止することが
できる。

ここで、前記時間t₁、t₂、t₄の値はMOS抵抗１
０のゲート幅／ゲート長、MOSキヤパシタ１１
の容量、抵抗８の抵抗値を変えることによつて適
宜に設定が可能である。

次に、入力電位V_INが“Ｈ”から“Ｌ”に立ち
下がつた場合には、前述の負荷正常時と同様にし
てキヤパシタ１１の電荷はトランジスタ１３を介
して急速に放電され、積分回路はリセツト状態と
なる。

なお、負荷７が正常でかつトランジスタ６がオ
ンしている状態において、突然負荷７がシヨート
したような場合には、第３図ａにおいて、積分回
路１２の出力電位V₁がそれまでのレベルより直
ちに上昇を開始し、微少時間の経後後、第３図ｂ
に示す如くトランジスタ９のスレシヨルド電圧
V_T9を越えることとなり、以後トランジスタ６の
ゲート電位は同図ｂの如く低下し、ドレイン電流
I_Dは遮断されることになる。

かくして、この実施例に示される保護回路にあ
つては、負荷７がシヨートしたことを、トランジ
スタ６のドレイン電位V_D6の値に基づいて検出し
ているため、トランジスタ６のソース側に微少抵
抗を介挿して負荷電流の変化に基づいて負荷７の
シヨートを検出するようにした従来例のように、
トランジスタ７がオンしている間に、微少抵抗に
よつて無駄な電力が消費されることもない。

また、この実施例によれば、積分回路１２を構
成するMOSキヤパシタ１１と並列に、放電用ト
ランジスタ１３を接続するとともに、このトラン
ジスタ１３をインバータ回路１４を介して、スイ
ツチング入力の反転信号によつてオン、オフ制御
しているため、入力電位V_INが“Ｈ”から“Ｌ”
に立ち下がつた場合に、積分回路１２の出力V₁
は直ちに“Ｌ”となり、入力端子INに微少間隔
で“Ｈ”を繰り返し供給した場合にも、積分回路
１２の遅延時間にバラツキが生じることが少く、
またMOS抵抗１０としてドレイン・ゲート間を
短絡してなる定電流源を使用しているため、積分
回路１２の出力電位V₁は時間の関数として一時
的に増加し、単なるリニア抵抗を使用した場合に
比べ、遅延時間の設定がその製作上容易となり、
高精度な積分回路を構成することができる。

また、この実施例では、パワースイツチング用
素子としてｎチヤンネルのソース接地パワー
MOSトランジスタ６を使用するとともに、その
ゲート短絡用素子としてｎチヤンネルのソース接
地MOSトランジスタ９、積分回路として、MOS
抵抗１０とMOSキヤパシタ１１、放電用素子１
３およびインバータ素子１６として、それぞれｎ
チヤンネルのソース接地MOSトランジスタを使
用しているため、パワーMOSトランジスタとし
て極めてオン抵抗の小さい縦型素子を使用した場
合にも、何等特別なアイソレーシヨンを施さずと
もこれを同一半導体基板内に容易に集積化するこ
とができる。

また、パワートランジスタのゲートに接続され
る入力抵抗８およびインバータ回路の負荷抵抗１
５については、何れも比較的抵抗値の大きなもの
で済むため、その占有面積も小さくて済み、よつ
て高密度集積化が可能となる。

また、この実施例にあつては、トランジスタ９
を駆動する積分回路１２の電源およびMOS抵抗
１０のゲート電圧として、パワーMOSトランジ
スタ６のドレイン電位V_D6を使用しているため、
トランジスタ６がオンした後、ゆつくりとドレイ
ン電位V_D6が低下する大容量ランプ負荷等の場合
でも、積分回路１２の出力比（シヨート時／正常
時）を大きく取ることができ、このためシヨート
か否かの判断時間を短縮することができるという
効果がある。

この効果をパワーMOSトランジスタ６のドレ
イン電位V_D6を直接に検出してシヨートか否かの
判断を行なう場合、すなわち入力電位が“Ｌ”か
ら“Ｈ”に立ち上がつた後、一定時間が経過して
も、ドレイン電位V_D6が“Ｈ”であることに基づ
いて、シヨートを検出する場合と比較して、第４
図を参照しながら説明する。

第４図ａは負荷正常時におけるドレイン電位
V_D6および積分出力V₁の変化を示し、また第４図
ｂは、負荷シヨート時におけるドレイン電位V_D6
および積部出力V₁の変化を示す。第４図ａに示
す如く、電源電圧V_DD＝12ボルト、入力電位V_IN
の“Ｈ”を５ボルトとした状態において、負荷７
として大容量ランプを使用すると、負荷７が正常
な場合には、ドレイン電位V_D6がMOSトランジス
タのスレシヨルド電圧V_T（≒１〜２ボルト）まで
低下するには少くともT₁時間が必要である。

従つて、仮にMOSトランジスタのスレシヨル
ド電圧V_Tを利用して、かつドレイン電位V_D6がV_T
に低下するか否かに基づいて、負荷７の短絡を判
定しようとすれば、少くともスイツチング入力
V_INが“Ｈ”となつてからT₁時間を必要とする。
ここで、T₁時間の間は、トランジスタ６に電流
が流れ続けるため、負荷７が大容量なものである
場合には、時間T₁の長大化（10ｍｓ）により
トランジスタ６を破損させる虞れがある。

しかしながら、この実施例では積分回路１２の
入力として、ドレイン電位V_D6が使用されている
ため、負荷７が正常でドレイン電位V_D6が低下し
つつある状態における積分出力V₁の上昇カーブ
と、負荷がシヨートしてドレイン電位V_D6が一定
に維持されている状態における積分出力V₁の上
昇カーブとでは著しい相違が生じる。すなわち、
負荷が正常な場合、積分出力V₁はトランジスタ
９のスレシヨルド電圧V_T9を越えることはないの
に対して、負荷がシヨートしている場合、V_INの
立ち上がり後、僅かT₂時間でV₁はV_T9を越えるか
ら、T₁よりも短時間であるT₂時間以内に負荷の
正常、シヨートを判定することができ、トランジ
スタ６の破損を未然に防止することができる。

次に、以上説明した半導体スイツチ回路を同一
チツプ上に集積化したときの各部の構造を、第５
図〜第７図を参照して説明する。

第５図はトランジスタ６の構造を、第６図は
MOS抵抗１０とMOSキヤパシタ１１の構造を、
第７図は抵抗８と他のMOSトランジスタ９の構
造をそれぞれ示す。

第５図は、公知の縦型MOSトランジスタの構
造を示すもので、６１はソース電極、６２はゲー
ト電極、６３はドレイン電極、６４はソース領
域、６５はチヤンネル形成領域、６６はドレイン
領域、６７は高濃度領域、６８は基板である。

そして、電流はｎ型のドレイン領域６６からｐ
型のチヤンネル形成領域６５のゲート電極下に形
成されるチヤンネルを通つてｎ型のソース領域６
４へ流れる。この構造によれば、電流を略縦方向
に流すことができるためオン抵抗を小さくでき、
パワースイツチングに適したものとなる。

第６図は、第５図に示した縦型MOSトランジ
スタのドレイン領域６６中に、チヤンネル形成領
域１０５を形成し、その中に横型MOSトランジ
スタで形成したMOS抵抗１０とMOSキヤパシタ
１１を示している。同図において、１０１はソー
ス電極、１０２はゲート電極、１０３はドレイン
電極、１０４はソース領域、１０５はチヤンネル
形成領域、１０６はドレイン領域、１０７は高濃
度領域、１１はMOSキヤパシタである。

同図に示す如く、キヤパシタ１１は接地された
ｎ型不純物の高濃度領域を下面電極、Alを上面
電極として、ゲートSiO₂膜を挾んで形成されて
いる。また、MOS抵抗１０およびMOSキヤパシ
タ１１は、接地されたチヤンネル形成領域１０５
中に形成されているため、縦型パワーMOSトラ
ンジスタ６がオンしてドレイン領域６６の電位が
変動してもその特性に変化は生じない。

第７図も、第６図同様に縦型パワーMOSトラ
ンジスタ６のドレイン領域６６中にｐ型のチヤン
ネル形成領域９５を形成し、その中に横型MOS
トランジスタ９を形成したものを示す。また、同
図には、poly−Siで形成した入力抵抗８も同時に
示す。

図において、８はpoly−Si抵抗、９１はソース
電極、９２はゲート電極、９３はドレイン電極、
９４はソース領域、９５はチヤンネル形成領域、
９６はドレイン領域、９７は高濃度領域である。

ソース領域９４とチヤンネル形成領域９５とは
共にソース電極９１により接地されているため、
縦型パワーMOSトランジスタ６のスイツチング
によりそのドレイン領域６６の電位が変動して
も、チヤンネル形成領域９５の電位は影響され
ず、これにより横型MOSトランジスタ９は正常
に動作することになるのである。また、poly−Si
抵抗８は、フイールドSiO₂上にpoly−Siで形成
されているため、ドレイン領域６６とは完全に絶
縁されており、ドレイン領域６６の電位変動の影
響を受けない。

かくして、第５図〜第７図の構造とすれば、第
２図に示す半導体スイツチ回路は縦型MOSトラ
ンジスタ６と同一チツプに集積することができ
る。

なお、前記実施例では各回路素子を同一チツプ
に集積形成したが、勿論各回路素子をデイスクリ
ート部品で構成しても、所期の回路的効果を得る
ことができる。

以上の実施例の説明でも明らかなように、この
発明によればスイツチ駆動電流およびパワー損失
が小さく、かつ集積可能なシヨート保護回路を備
えた半導体スイツチ回路を提供することができ、
特にこのシヨート保護回路はシヨート検出応答性
が高いという効果がある。

【図面の簡単な説明】

第１図は従来の半導体スイツチ回路を示す回路
図、第２図は本発明に係る半導体スイツチ回路を
示す回路図、第３図は負荷正常時と負荷シヨート
時に分けて、本発明回路の動作を示す波形図、第
４図は本発明回路の動作を他の回路の動作と比較
して示す図、第５図は縦型パワーMOSトランジ
スタの構造を示す図、第６図はMOS抵抗とMOS
キヤパシタの構造を示す図、第７図はpoly−Si抵
抗と横型MOSトランジスタの構造を示す図であ
る。 ６……第１のMOSトランジスタ、７……負荷、
８……入力抵抗、９……第２のMOSトランジス
タ、１０……集積回路、１３……第３のMOSト
ランジスタ、１４……インバータ回路。

Claims (1)

1. 【特許請求の範囲】 １ 負荷に流れる電流をスイツチングする第１の
   MOSトランジスタと、 前記第１のMOSトランジスタのゲートと入力
   端子間に接続された入力抵抗と、 前記第１のMOSトランジスタのドレイン電位
   で充電される積分回路と、 ソース接地されるとともに、ドレインを前記第
   １のMOSトランジスタのゲートに接続され、か
   つ前記積分回路の出力でスイツチング動作する第
   ２のMOSトランジスタと、 前記入力端子におけるスイツチング入力を反転
   するインバータ回路と、 ソース接地されるとともに、ドレインを前記積
   分回路の出力端子に接続され、かつ前記インバー
   タ回路の出力でスイツチング動作する第３の
   MOSトランジスタとからなることを特徴とする
   半導体スイツチ回路。