JPH0151108B2 - - Google Patents
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- JPH0151108B2 JPH0151108B2 JP55051093A JP5109380A JPH0151108B2 JP H0151108 B2 JPH0151108 B2 JP H0151108B2 JP 55051093 A JP55051093 A JP 55051093A JP 5109380 A JP5109380 A JP 5109380A JP H0151108 B2 JPH0151108 B2 JP H0151108B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/254—Centralised controller, i.e. arbitration or scheduling
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
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- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
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- Mobile Radio Communication Systems (AREA)
Description
【発明の詳細な説明】
この発明は、共用されたコンポーネントを備え
た、デイジタル装置の回路網に関するものであ
り、これらの回路網は、より高いレベルでコンポ
ーネントを共用する。相互接続がアービタ）
（arbiter）およびセレクタと呼ばれる２種類の、
独自の速度のスイツチから構成される。
た、デイジタル装置の回路網に関するものであ
り、これらの回路網は、より高いレベルでコンポ
ーネントを共用する。相互接続がアービタ）
（arbiter）およびセレクタと呼ばれる２種類の、
独自の速度のスイツチから構成される。
先行技術の情報処理システムは、分布されたプ
ロセツサおよび記憶装置を組入れている。これら
は、より高い記憶容量およびデータ処理スループ
ツトに適合されるように拡張されることができ
る。このような分布されたシステムは、システム
制御の高程度の集中化を必要とするが、これは関
連するプログラミングの問題を伴なつている。
ロセツサおよび記憶装置を組入れている。これら
は、より高い記憶容量およびデータ処理スループ
ツトに適合されるように拡張されることができ
る。このような分布されたシステムは、システム
制御の高程度の集中化を必要とするが、これは関
連するプログラミングの問題を伴なつている。
この発明の目的は、分布されたシステムのため
の改良された通信回路網を提供することである。
の改良された通信回路網を提供することである。
この発明のもう１つの目的は、システムの種々
の装置へ制御が分散された、分布されたシステム
のための回路網を提供することである。
の装置へ制御が分散された、分布されたシステム
のための回路網を提供することである。
この発明のさらに他の目的は、最小限のソフト
ウエア制御しか要求しないかまたはソフトウエア
制御を全く要求しないような、分布されたシステ
ムのための通信回路網を提供することである。
ウエア制御しか要求しないかまたはソフトウエア
制御を全く要求しないような、分布されたシステ
ムのための通信回路網を提供することである。
上述の目的を達成するために、この発明は、回
路網における１またはそれ以上のノードを介して
メツセージが出所から行先へ送られる、デイジタ
ルシステムのための通信回路網に向けられる。
路網における１またはそれ以上のノードを介して
メツセージが出所から行先へ送られる、デイジタ
ルシステムのための通信回路網に向けられる。
この発明の上述のおよび他の目的、利点、なら
びに特徴は、添付図面とともに行なう以下の詳細
な説明から一層明らかとなろう。
びに特徴は、添付図面とともに行なう以下の詳細
な説明から一層明らかとなろう。
アービタスイツチおよびセレクタスイツチによ
つて接続された回路網の通信は、一般的な場合、
３つの部分、すなわち行先アドレス、本体、およ
び出所アドレスからなる、直列に伝送されたメツ
セージの態様である。出所アドレスは、行先から
出所までの経路上で生じ、アービタスイツチによ
つて決定される。行先アドレスは、回路網を介し
て行先までの経路を選択し、さらにはその経路に
沿つたセレクタスイツチにおいてビツトごとに用
いられる。一般に、メツセージは、回路網を介し
て移動するので、アービタは、その２つの入力の
うちのいずれを介してメツセージが入つたかを示
すビツトを付加し、そしてセレクタは、先頭ビツ
トを除去し、かつその２つの出力のうちのいずれ
を介してメツセージが出ていくかを選択する。受
信装置は、まずメツセージ本体を受取り、そして
その後、出所アドレスを受取る。
つて接続された回路網の通信は、一般的な場合、
３つの部分、すなわち行先アドレス、本体、およ
び出所アドレスからなる、直列に伝送されたメツ
セージの態様である。出所アドレスは、行先から
出所までの経路上で生じ、アービタスイツチによ
つて決定される。行先アドレスは、回路網を介し
て行先までの経路を選択し、さらにはその経路に
沿つたセレクタスイツチにおいてビツトごとに用
いられる。一般に、メツセージは、回路網を介し
て移動するので、アービタは、その２つの入力の
うちのいずれを介してメツセージが入つたかを示
すビツトを付加し、そしてセレクタは、先頭ビツ
トを除去し、かつその２つの出力のうちのいずれ
を介してメツセージが出ていくかを選択する。受
信装置は、まずメツセージ本体を受取り、そして
その後、出所アドレスを受取る。
１組の２端子装置のための特定の双方向通信パ
ターンが、３元ノードを備えた、配向され、方向
づけられた回路網によつて説明することができ
る。そのような回路網は、その回路網に対して同
形のアービタおよびセレクタの網を備えた回路形
態で実現可能である。
ターンが、３元ノードを備えた、配向され、方向
づけられた回路網によつて説明することができ
る。そのような回路網は、その回路網に対して同
形のアービタおよびセレクタの網を備えた回路形
態で実現可能である。
配向され、方向づけられた回路網の逆のもの
が、配向を変化しないままですべての方向を逆転
させることによつて得られる。アービタ−セレク
タ網に対しては、セレクタに代わつてアービタを
用い、アービタに代わつてセレクタを用い、装置
の出力に代わつて入力を用い、かつ入力に代わつ
て出力を用いることが必要である。
が、配向を変化しないままですべての方向を逆転
させることによつて得られる。アービタ−セレク
タ網に対しては、セレクタに代わつてアービタを
用い、アービタに代わつてセレクタを用い、装置
の出力に代わつて入力を用い、かつ入力に代わつ
て出力を用いることが必要である。
第１Ａ図および第１Ｂ図は、２組の２装置間の
双方向通信を各々が許容する２個の網を示してい
る。各々の場合、網は、２個の相互に逆の網へ分
離することができる（第１Ｂ図の網は、グループ
間の４個の同時経路を許容し、他方、第１Ａ図の
網は、２個の同時経路しか許容しない）。
双方向通信を各々が許容する２個の網を示してい
る。各々の場合、網は、２個の相互に逆の網へ分
離することができる（第１Ｂ図の網は、グループ
間の４個の同時経路を許容し、他方、第１Ａ図の
網は、２個の同時経路しか許容しない）。
１対の終点を接続する各々の方向づけられた経
路ごとに逆経路が存在すれば、網はセルフコンバ
ース（self−converse）であると言われる。この
網は、そのとき、各経路の終点の出所アドレスが
他の終点からの行先アドレスであるという特性を
有する。
路ごとに逆経路が存在すれば、網はセルフコンバ
ース（self−converse）であると言われる。この
網は、そのとき、各経路の終点の出所アドレスが
他の終点からの行先アドレスであるという特性を
有する。
この発明に対して特に興味ある場合には、２端
子システムコンポーネント（たとえば、記憶装
置、プロセツサ、入出力装置またはシステム）が
アービタスイツチおよびセレクタスイツチの構造
的に類似のツリーを介して接続された２またはそ
れ以上の装置によつて共用されることができる。
第２図は、共用している４個の装置D1，D2，D3
およびD4に対する場合を示している。第３図は、
相互に逆回路網である特性を有するアービタおよ
びセレクタのツリーを用いている一般的な相互接
続を示している。
子システムコンポーネント（たとえば、記憶装
置、プロセツサ、入出力装置またはシステム）が
アービタスイツチおよびセレクタスイツチの構造
的に類似のツリーを介して接続された２またはそ
れ以上の装置によつて共用されることができる。
第２図は、共用している４個の装置D1，D2，D3
およびD4に対する場合を示している。第３図は、
相互に逆回路網である特性を有するアービタおよ
びセレクタのツリーを用いている一般的な相互接
続を示している。
任意の数の装置がこの態様で接続されることが
できる。装置の識別は、アービタツリー内におい
て内部で発生され、かつセレクタツリーにおいて
内部で用いられるので、広がつているツリーは独
自のものである必要はなく、事実、スイツチの配
置の便宜上のためまたは相互接続線の全体の長さ
を最小にするために決定されてもよい。第４Ａ図
および第４Ｂ図は、５個の装置に対する２つの構
成を示している。
できる。装置の識別は、アービタツリー内におい
て内部で発生され、かつセレクタツリーにおいて
内部で用いられるので、広がつているツリーは独
自のものである必要はなく、事実、スイツチの配
置の便宜上のためまたは相互接続線の全体の長さ
を最小にするために決定されてもよい。第４Ａ図
および第４Ｂ図は、５個の装置に対する２つの構
成を示している。
この形式の回路網において、共用された装置
と、共用している装置との間で対話が生じ、共用
している装置がそれぞれの対話を始動する。共用
された装置へのメツセージは、空白の行先アドレ
ス部分を有する。なぜならば、何の選択も必要と
されず、唯一の行先が存在するだけだからであ
る。出所アドレスは、メツセージ本体へ付加えら
れて、共用された装置に到達する。次いで、返事
は、行先アドレスとして出所アドレスを用いる。
この方法で、各対話が続き、かつ回路網のアドレ
スは隠れたままであり、したがつて回路網の都合
の良い拡張または収縮を許容する。
と、共用している装置との間で対話が生じ、共用
している装置がそれぞれの対話を始動する。共用
された装置へのメツセージは、空白の行先アドレ
ス部分を有する。なぜならば、何の選択も必要と
されず、唯一の行先が存在するだけだからであ
る。出所アドレスは、メツセージ本体へ付加えら
れて、共用された装置に到達する。次いで、返事
は、行先アドレスとして出所アドレスを用いる。
この方法で、各対話が続き、かつ回路網のアドレ
スは隠れたままであり、したがつて回路網の都合
の良い拡張または収縮を許容する。
典型的な応用は、中央プロセツサまたはデータ
ベースを共用する１組のコンピユータ端末であ
る。メツセージは、１またはそれ以上のキヤラク
タからなる。中央システムは、その端末からのメ
ツセージが組立てられる、各端末ごとの待ち行列
を維持する。ラインに対するすべての競合する要
求は、アービタツリーによつて解決される。メツ
セージの順序付けは、自動的である。したがつ
て、中央システムは、プログラムが端末をポール
しまたは形態を表わす必要性を有せず、そのよう
な機能は分散された態様でスイツチ内に設けられ
る。
ベースを共用する１組のコンピユータ端末であ
る。メツセージは、１またはそれ以上のキヤラク
タからなる。中央システムは、その端末からのメ
ツセージが組立てられる、各端末ごとの待ち行列
を維持する。ラインに対するすべての競合する要
求は、アービタツリーによつて解決される。メツ
セージの順序付けは、自動的である。したがつ
て、中央システムは、プログラムが端末をポール
しまたは形態を表わす必要性を有せず、そのよう
な機能は分散された態様でスイツチ内に設けられ
る。
電話の切換から周知のものと類似する階層的回
路網が、第３図に示される形式の多数の回路網を
用いることによつて構成することができる。もし
も各回路網が或る装置において切断されれば、そ
の出力および入力接続は、回路網の入力および出
力として用いることができる。その結果生じる２
端子回路網がより高いレベルで類似する回路網の
装置の１つとして用いられることができ、したが
つて階層的構造を与える。
路網が、第３図に示される形式の多数の回路網を
用いることによつて構成することができる。もし
も各回路網が或る装置において切断されれば、そ
の出力および入力接続は、回路網の入力および出
力として用いることができる。その結果生じる２
端子回路網がより高いレベルで類似する回路網の
装置の１つとして用いられることができ、したが
つて階層的構造を与える。
興味ある回路網の他のクラスは、各装置が他の
装置のいくつかと対照的に接続されるような回路
網である。最大数の同時的経路を与えるこの形式
の回路網は、出力装置が各々、セレクタツリーの
中心ノードへ接続され、かつ装置入力が各々、ア
ービタツリーの中心ノードへ接続され、回路網が
セルフコンバースであるような態様でツリーの末
端ノードが相互に接続されるような回路網であ
る。５個の装置の各々が他の４個に接続される、
この形式の回路網の一例が第５図に示されてい
る。ツリーが同種であるとき、第５図におけるよ
うに、すべての経路は等しい優先権を有し、かつ
すべての装置は、競合がなければ同時に用いられ
ることができる。この形式の回路網は、従来のク
ロスバーに類似する。もしも用いられるツリーが
同種でなければ、アービタツリーを介してのより
短い経路がより大きな優先権を有する。なぜなら
ば、重いローデイングのもとでは、アービタは、
その２個の入力から交互にメツセージを受取るか
らである。
装置のいくつかと対照的に接続されるような回路
網である。最大数の同時的経路を与えるこの形式
の回路網は、出力装置が各々、セレクタツリーの
中心ノードへ接続され、かつ装置入力が各々、ア
ービタツリーの中心ノードへ接続され、回路網が
セルフコンバースであるような態様でツリーの末
端ノードが相互に接続されるような回路網であ
る。５個の装置の各々が他の４個に接続される、
この形式の回路網の一例が第５図に示されてい
る。ツリーが同種であるとき、第５図におけるよ
うに、すべての経路は等しい優先権を有し、かつ
すべての装置は、競合がなければ同時に用いられ
ることができる。この形式の回路網は、従来のク
ロスバーに類似する。もしも用いられるツリーが
同種でなければ、アービタツリーを介してのより
短い経路がより大きな優先権を有する。なぜなら
ば、重いローデイングのもとでは、アービタは、
その２個の入力から交互にメツセージを受取るか
らである。
上述のクラスの回路網のいくつかの特殊な場合
は興味深い。第６図の回路網は、線形アレイの装
置を与えるその２個の隣接部へ各装置を接続す
る。第７図は、４個の隣接部のうちの任意のもの
と通信することができる装置に関連する回路網を
示している。この相互接続は２次元アレイの装置
を与えている。
は興味深い。第６図の回路網は、線形アレイの装
置を与えるその２個の隣接部へ各装置を接続す
る。第７図は、４個の隣接部のうちの任意のもの
と通信することができる装置に関連する回路網を
示している。この相互接続は２次元アレイの装置
を与えている。
３個の装置の各々が他の２個に接続される場合
は第８図に示されている。この６角形のコネクタ
は特に興味がある。なぜならば、多数のこれらの
コネクタは、ツリーのノードに配置されることが
でき、かつ末端ノードにおいて装置と相互接続さ
れることができるからである。第９図に一例が示
されるこの形式の回路網は、より短いアドレスを
有する経路により高い優先権が与えられて、末端
ノードにおいて装置の任意のものの間の通信を許
容する。この回路網は冗長さなしに最大数の同時
経路を可能にするが、競合の可能性は、アービタ
およびセレクタが別々のツリーにグループ化され
状態の上述した回路網における可能性よりも高
い。しかしながら、必要なスイツチの数は、実質
的に６角形コネクタのツリーに対してより小さ
い。この形式の回路網がどのようにして用いられ
るかの一例は、第１０図に示すプロセツサおよび
記憶装置の階層である。
は第８図に示されている。この６角形のコネクタ
は特に興味がある。なぜならば、多数のこれらの
コネクタは、ツリーのノードに配置されることが
でき、かつ末端ノードにおいて装置と相互接続さ
れることができるからである。第９図に一例が示
されるこの形式の回路網は、より短いアドレスを
有する経路により高い優先権が与えられて、末端
ノードにおいて装置の任意のものの間の通信を許
容する。この回路網は冗長さなしに最大数の同時
経路を可能にするが、競合の可能性は、アービタ
およびセレクタが別々のツリーにグループ化され
状態の上述した回路網における可能性よりも高
い。しかしながら、必要なスイツチの数は、実質
的に６角形コネクタのツリーに対してより小さ
い。この形式の回路網がどのようにして用いられ
るかの一例は、第１０図に示すプロセツサおよび
記憶装置の階層である。
回路網は、対照的にまたは１つの形式のコネク
タ単独で構成される必要はない。第１１図は、第
３図のアービタおよびセレクタのツリーと、第８
図の６角形コネクタとを用いて、多数のプロセツ
サおよび記憶装置対をグローバル記憶装置および
入出力装置に接続する回路網を示している。
タ単独で構成される必要はない。第１１図は、第
３図のアービタおよびセレクタのツリーと、第８
図の６角形コネクタとを用いて、多数のプロセツ
サおよび記憶装置対をグローバル記憶装置および
入出力装置に接続する回路網を示している。
アービタスイツチの説明
第１２Ａ図ないし第１２Ｆ図に関連してアービ
タスイツチについて説明する。第１２Ａ図に示す
ように、アービタスイツチは、スイツチ回路１０
と、アービタ回路１１と、ロツク経路回路１２お
よび１３と、アドレス送信回路１４と、バツフア
回路１５とを含んでいる。
タスイツチについて説明する。第１２Ａ図に示す
ように、アービタスイツチは、スイツチ回路１０
と、アービタ回路１１と、ロツク経路回路１２お
よび１３と、アドレス送信回路１４と、バツフア
回路１５とを含んでいる。
アービタスイツチは、２個の異なるステーシヨ
ンまたはノードからメツセージを受け、どのメツ
セージが送信されるべきかを決定し、さらにその
後アービタスイツチを介してそのメツセージを送
信し、２個の受信ノードのどれが信号を受信した
かを示すアドレスビツトをメツセージの最後に付
加するということが思い出されるべきである。
ンまたはノードからメツセージを受け、どのメツ
セージが送信されるべきかを決定し、さらにその
後アービタスイツチを介してそのメツセージを送
信し、２個の受信ノードのどれが信号を受信した
かを示すアドレスビツトをメツセージの最後に付
加するということが思い出されるべきである。
スイツチ回路１０は、一方または他方の送信ス
テーシヨンから、メツセージ終了信号EOMX（Ｘ
＝０、１）とともに、データ信号d00，d01または
d10，d11のいずれかを受取り、かつまたそのステ
ーシヨンへ肯定応答信号AXを戻す。それぞれの
データ信号はまた、後でより完全に説明するよう
に、対応するロツク経路回路１２および１３によ
つても受信される。このようなデータ信号が特定
のロツク経路回路によつて受けられるとき、その
回路は要求信号RXＡをアービタ回路１１へ送信
し、かつその要求が受入れられると、アービタ回
路１１は、セツト信号SXをスイツチ回路１０へ
送つて、送信されたメツセージのバツフア１５へ
の後続の通過のために、スイツチ回路１０をその
経路へセツトする。メツセージの送信後、アドレ
ス送信回路１４は、先行するどのノードがメツセ
ージを伝送したかを示す１個のアドレスビツトを
メツセージの最後へ加える。
テーシヨンから、メツセージ終了信号EOMX（Ｘ
＝０、１）とともに、データ信号d00，d01または
d10，d11のいずれかを受取り、かつまたそのステ
ーシヨンへ肯定応答信号AXを戻す。それぞれの
データ信号はまた、後でより完全に説明するよう
に、対応するロツク経路回路１２および１３によ
つても受信される。このようなデータ信号が特定
のロツク経路回路によつて受けられるとき、その
回路は要求信号RXＡをアービタ回路１１へ送信
し、かつその要求が受入れられると、アービタ回
路１１は、セツト信号SXをスイツチ回路１０へ
送つて、送信されたメツセージのバツフア１５へ
の後続の通過のために、スイツチ回路１０をその
経路へセツトする。メツセージの送信後、アドレ
ス送信回路１４は、先行するどのノードがメツセ
ージを伝送したかを示す１個のアドレスビツトを
メツセージの最後へ加える。
ロツク経路スイツチ１２および１３は同一であ
りかつ第１２Ｂ図に示されている。２個のロツク
経路回路間の唯一の相違は、それらが異なるステ
ーシヨンまたはノードから信号を受取ることであ
る。データ信号dX0およびdX1は、それぞれの
NANDゲート２０によつて受取られ、そこで禁
止信号とNAND処理される。それぞれのNAND
ゲートの出力がその後一緒にNAND処理されて、
データ要求信号dXＲを形成し、この信号は、メツ
セージの反転された内部肯定応答終了信号を受け
るＣ−エレメント回路２２を介して送信される。
Ｃ−エレメント回路２２の出力は、Ｃ−エレメン
ト回路２３へ送信され、この回路２３はまた、メ
ツセージの真の内部肯定応答終了信号を受取る。
Ｃ−エレメント回路２２の出力は、要求信号RX
Ａを伝送するNAND回路２４に送られる。Ｃ−
エレメント回路２３はまた、径路Ｘセツト信号
SXを受取りかつメツセージ肯定応答終了信号
AEOMXを伝送する。Ｃ−エレメント回路２２お
よび２３はそれぞれ、第１４Ａ図および第１４Ｃ
図に示されている。
りかつ第１２Ｂ図に示されている。２個のロツク
経路回路間の唯一の相違は、それらが異なるステ
ーシヨンまたはノードから信号を受取ることであ
る。データ信号dX0およびdX1は、それぞれの
NANDゲート２０によつて受取られ、そこで禁
止信号とNAND処理される。それぞれのNAND
ゲートの出力がその後一緒にNAND処理されて、
データ要求信号dXＲを形成し、この信号は、メツ
セージの反転された内部肯定応答終了信号を受け
るＣ−エレメント回路２２を介して送信される。
Ｃ−エレメント回路２２の出力は、Ｃ−エレメン
ト回路２３へ送信され、この回路２３はまた、メ
ツセージの真の内部肯定応答終了信号を受取る。
Ｃ−エレメント回路２２の出力は、要求信号RX
Ａを伝送するNAND回路２４に送られる。Ｃ−
エレメント回路２３はまた、径路Ｘセツト信号
SXを受取りかつメツセージ肯定応答終了信号
AEOMXを伝送する。Ｃ−エレメント回路２２お
よび２３はそれぞれ、第１４Ａ図および第１４Ｃ
図に示されている。
第１２Ａ図のアービタ回路１１が第１２Ｃ図に
示されている。そこに示されるように、ゲート２
５および２６からそれぞれ形成されるラツチは、
初期設定信号とともに、アービタへの要求経路信
号R0AおよびR1Aを受取る。このラツチの出力
は、２個の反転されロツクされたアービタ信号
AL′0およびAL′1である。これらの信号は、ゲー
ト２８および２９によつて形成されるラツチへ与
えられる前に、インバータ２７によつて遅延され
る。このラツチはまた、入力として、ロツクされ
たアービタ信号AL0およびその反転AL′0を有す
る準安定検出器３０から信号を受取る。この検出
器は、両入力がハイまたはローの信号領域にある
かどうか、または、２個の信号がハイおよびロー
領域の間にあつてラツチが準安定状態にあるとい
うことを示しているかどうかを判別する。ゲート
２８からの一方の出力は経路を０に設定する信号
S0であり、これはゲート２９からの経路を１に設
定する信号S1とともに第１２Ａ図のスイツチ１０
へ伝送される。ゲート２８および２９はそれぞ
れ、禁止データ信号INHD0およびINHD1を発生
し、これらの信号は、対応の経路設定信号ととも
に、これらの関連のロツク経路スイツチへ戻るよ
うに伝送される。
示されている。そこに示されるように、ゲート２
５および２６からそれぞれ形成されるラツチは、
初期設定信号とともに、アービタへの要求経路信
号R0AおよびR1Aを受取る。このラツチの出力
は、２個の反転されロツクされたアービタ信号
AL′0およびAL′1である。これらの信号は、ゲー
ト２８および２９によつて形成されるラツチへ与
えられる前に、インバータ２７によつて遅延され
る。このラツチはまた、入力として、ロツクされ
たアービタ信号AL0およびその反転AL′0を有す
る準安定検出器３０から信号を受取る。この検出
器は、両入力がハイまたはローの信号領域にある
かどうか、または、２個の信号がハイおよびロー
領域の間にあつてラツチが準安定状態にあるとい
うことを示しているかどうかを判別する。ゲート
２８からの一方の出力は経路を０に設定する信号
S0であり、これはゲート２９からの経路を１に設
定する信号S1とともに第１２Ａ図のスイツチ１０
へ伝送される。ゲート２８および２９はそれぞ
れ、禁止データ信号INHD0およびINHD1を発生
し、これらの信号は、対応の経路設定信号ととも
に、これらの関連のロツク経路スイツチへ戻るよ
うに伝送される。
第１２Ａ図のスイツチ１０が、第１２Ｄ図に関
連して説明される。そこに示されるように、デー
タ信号d00，d01およびd10，d11のそれぞれのセツ
トが、経路セツト信号S0およびS1のみならず、送
信信号、禁止肯定応答信号とともに、回路によつ
て受取られる。これらの信号および反転されたク
リア信号CL′が、種々のNANDゲート３０によつ
て受取られて、２個のデータセツトの一方または
アドレスビツトを、出力d0Qおよびd1Qを発生す
るNANDゲート３２へとゲート処理する。さら
に、メツセージ終了信号EOM0，EOM1の一方ま
たは他方が、ANDゲート３１およびORゲート３
２によつてメツセージ終了信号EOMQへと選択
的にゲート処理される。ゲート３１はまた、ゲー
ト処理され反転されたEOMX信号を与え、これら
の信号は、メツセージ肯定応答終了信号AEOM
とともに、反転されたクリア信号CL′として
NANDゲート３３によつて伝送される。スイツ
チは、経路セツト信号S0およびS1と反転された禁
止肯定応答信号との状態に基づいて、ANDゲー
ト３４によつて、肯定応答信号A0またはA1のい
ずれかとして、他方方向に肯定応答信号を伝送す
る。さらに、入来するメツセージ内部肯定応答終
了信号が、経路セツト信号S0およびS1の状態に再
度基づき、AEOM0INTまたはAEOM1INTのい
ずれかの真理値および反転値として、ゲート３５
によつてゲート出力される。
連して説明される。そこに示されるように、デー
タ信号d00，d01およびd10，d11のそれぞれのセツ
トが、経路セツト信号S0およびS1のみならず、送
信信号、禁止肯定応答信号とともに、回路によつ
て受取られる。これらの信号および反転されたク
リア信号CL′が、種々のNANDゲート３０によつ
て受取られて、２個のデータセツトの一方または
アドレスビツトを、出力d0Qおよびd1Qを発生す
るNANDゲート３２へとゲート処理する。さら
に、メツセージ終了信号EOM0，EOM1の一方ま
たは他方が、ANDゲート３１およびORゲート３
２によつてメツセージ終了信号EOMQへと選択
的にゲート処理される。ゲート３１はまた、ゲー
ト処理され反転されたEOMX信号を与え、これら
の信号は、メツセージ肯定応答終了信号AEOM
とともに、反転されたクリア信号CL′として
NANDゲート３３によつて伝送される。スイツ
チは、経路セツト信号S0およびS1と反転された禁
止肯定応答信号との状態に基づいて、ANDゲー
ト３４によつて、肯定応答信号A0またはA1のい
ずれかとして、他方方向に肯定応答信号を伝送す
る。さらに、入来するメツセージ内部肯定応答終
了信号が、経路セツト信号S0およびS1の状態に再
度基づき、AEOM0INTまたはAEOM1INTのい
ずれかの真理値および反転値として、ゲート３５
によつてゲート出力される。
第１２Ａ図におけるアドレス送信回路１４が第
１２Ｅ図に示されている。そこに示されるよう
に、この回路は、メツセージ肯定応答終了信号
AEOMと、内部肯定応答信号AQと、反転された
クリア信号CL′とを受け、さらに送信信号および
内部AEOM信号とともに、禁止Ａ信号の真理値
および補数を発生する。入来するAQおよび
AEOM信号は、反転された内部AEOM信号とと
もにNANDゲート３６によつて受取られて、第
１４Ｇ図および第１４Ｂ図に詳細に示されるＣエ
レメント３７および３８へ伝送される反転された
アドレス送信された信号を発生する。反転された
クリア信号はまた、Ｃエレメント３７によつて受
取られる。ANDゲート３９は、AEOM信号と、
反転されたクリア信号CL′と、反転された内部
AEOM信号とを受取つて、禁止肯定応答信号
INHAならびにその反転信号を発生する。Ｃエレ
メント３８は、送信信号を発生し、この送信信号
は、INHA信号とともに、アドレスビツトを第１
２Ａ図のバツフア１５へ伝送するために必要とさ
れる。
１２Ｅ図に示されている。そこに示されるよう
に、この回路は、メツセージ肯定応答終了信号
AEOMと、内部肯定応答信号AQと、反転された
クリア信号CL′とを受け、さらに送信信号および
内部AEOM信号とともに、禁止Ａ信号の真理値
および補数を発生する。入来するAQおよび
AEOM信号は、反転された内部AEOM信号とと
もにNANDゲート３６によつて受取られて、第
１４Ｇ図および第１４Ｂ図に詳細に示されるＣエ
レメント３７および３８へ伝送される反転された
アドレス送信された信号を発生する。反転された
クリア信号はまた、Ｃエレメント３７によつて受
取られる。ANDゲート３９は、AEOM信号と、
反転されたクリア信号CL′と、反転された内部
AEOM信号とを受取つて、禁止肯定応答信号
INHAならびにその反転信号を発生する。Ｃエレ
メント３８は、送信信号を発生し、この送信信号
は、INHA信号とともに、アドレスビツトを第１
２Ａ図のバツフア１５へ伝送するために必要とさ
れる。
第１２Ａ図のバツフアエレメント１５は、第１
２Ｆ図に関して説明される。このエレメントは、
１ビツトのデータのためのストレージを与えかつ
スイツチを介してデータをパイプライン化するこ
とを許容する２セル待ち行列である。バツフア
は、データが受信回路によつて受入れられること
ができるまでスイツチからデータが伝送されるの
を許容せず、かつそれを記憶する余地がない限り
データを受入れない。バツフア回路にはまた、メ
ツセージ終了信号EOMを遅延させるべき回路が
設けられており、バツフア回路は、信号EOMに
先んずるデータの最終ビツトの後を伝播しないで
あろう。
２Ｆ図に関して説明される。このエレメントは、
１ビツトのデータのためのストレージを与えかつ
スイツチを介してデータをパイプライン化するこ
とを許容する２セル待ち行列である。バツフア
は、データが受信回路によつて受入れられること
ができるまでスイツチからデータが伝送されるの
を許容せず、かつそれを記憶する余地がない限り
データを受入れない。バツフア回路にはまた、メ
ツセージ終了信号EOMを遅延させるべき回路が
設けられており、バツフア回路は、信号EOMに
先んずるデータの最終ビツトの後を伝播しないで
あろう。
第１２Ｆ図に示すように、内部データ信号d0Q
およびd1Qが対応するＣエレメント４０によつて
受取られ、それはまた、入力としてゲート４４か
らのFULL′信号を有しており、かつ内部データ
信号d0Iおよびd1Iを発生する。これらの最後の２
個の信号の反転信号がゲート４１へ供給され、ゲ
ート４１は内部肯定応答信号AQを送信し戻す。
内部データ信号はさらに、対応するＣエレメント
４２によつて受取られ、その出力は伝送されたデ
ータ信号d0およびd1である。これらの２個のデー
タ信号の反転信号は、ANDゲート４４へ供給さ
れて、Ｃエレメント４０へ送信されたFULL′信
号を発生する。インバータ４５からの反転された
初期設定信号もまたゲート４４への入力である。
次のステーシヨンまたはノードからの肯定応答信
号は、インバータ４３によつて反転され、かつＣ
エレメント４２へ伝送される。
およびd1Qが対応するＣエレメント４０によつて
受取られ、それはまた、入力としてゲート４４か
らのFULL′信号を有しており、かつ内部データ
信号d0Iおよびd1Iを発生する。これらの最後の２
個の信号の反転信号がゲート４１へ供給され、ゲ
ート４１は内部肯定応答信号AQを送信し戻す。
内部データ信号はさらに、対応するＣエレメント
４２によつて受取られ、その出力は伝送されたデ
ータ信号d0およびd1である。これらの２個のデー
タ信号の反転信号は、ANDゲート４４へ供給さ
れて、Ｃエレメント４０へ送信されたFULL′信
号を発生する。インバータ４５からの反転された
初期設定信号もまたゲート４４への入力である。
次のステーシヨンまたはノードからの肯定応答信
号は、インバータ４３によつて反転され、かつＣ
エレメント４２へ伝送される。
メツセージ内部終了信号EOMQは、Ｃエレメ
ント５０に与えられ、このＣエレメント５０はま
た、ゲート４４からのFULL′信号と、インバー
タ４３からの反転された肯定応答信号と、反転さ
れたクリア信号CL′とを受取る。さらに、ラツチ
５０は、反転されたメツセージ内部終了信号
EOMI′をＣ−エレメント５１へ供給し、このエ
レメント５１はまた、ゲート４４からの
FULL′信号と、インバータ４３からの反転され
た肯定応答信号とを受取る。Ｃ−エレメント５１
の出力は、次のステーシヨンまたはノードへ伝送
されるメツセージ終了信号EOMである。Ｃエレ
メント４０，４２，５０および５１は、第１４Ｂ
図、第１４Ｄ図、第１４Ｅ図および第１４Ｆ図に
それぞれ詳細に示されている。
ント５０に与えられ、このＣエレメント５０はま
た、ゲート４４からのFULL′信号と、インバー
タ４３からの反転された肯定応答信号と、反転さ
れたクリア信号CL′とを受取る。さらに、ラツチ
５０は、反転されたメツセージ内部終了信号
EOMI′をＣ−エレメント５１へ供給し、このエ
レメント５１はまた、ゲート４４からの
FULL′信号と、インバータ４３からの反転され
た肯定応答信号とを受取る。Ｃ−エレメント５１
の出力は、次のステーシヨンまたはノードへ伝送
されるメツセージ終了信号EOMである。Ｃエレ
メント４０，４２，５０および５１は、第１４Ｂ
図、第１４Ｄ図、第１４Ｅ図および第１４Ｆ図に
それぞれ詳細に示されている。
セレクタスイツチの説明
第１３Ａ図ないし第１３Ｄ図に関連してセレク
タスイツチが説明される。第１３Ａ図に示される
ように、セレクタスイツチは、アドレス回路６０
と、クリア回路６１と、１対のススイツチおよび
バツフア回路６２（その各々はメツセージ終了
EOM回路を有する）とを含んでいる。セレクタ
スイツチの機能は、他のステーシヨンまたはノー
ドから先頭アドレスを有するメツセージを受ける
ことであり、かつアドレスにおける最初のビツト
に基づき２個のステーシヨンまたはノードのどち
らへメツセージが伝送されるべきかを決定するこ
とである。アドレスの最初のビツトは、回路経路
を設定し、かつビツトの残りのものは、メツセー
ジ完了が検出されかつ回路がクリアされるまで同
じノードへ伝送される。最初のビツトはその後、
メツセージのアドレスから除去され、したがつて
セレクタ経路が設定される。
タスイツチが説明される。第１３Ａ図に示される
ように、セレクタスイツチは、アドレス回路６０
と、クリア回路６１と、１対のススイツチおよび
バツフア回路６２（その各々はメツセージ終了
EOM回路を有する）とを含んでいる。セレクタ
スイツチの機能は、他のステーシヨンまたはノー
ドから先頭アドレスを有するメツセージを受ける
ことであり、かつアドレスにおける最初のビツト
に基づき２個のステーシヨンまたはノードのどち
らへメツセージが伝送されるべきかを決定するこ
とである。アドレスの最初のビツトは、回路経路
を設定し、かつビツトの残りのものは、メツセー
ジ完了が検出されかつ回路がクリアされるまで同
じノードへ伝送される。最初のビツトはその後、
メツセージのアドレスから除去され、したがつて
セレクタ経路が設定される。
第１３Ａ図のアドレス回路６０が第１３Ｂ図に
示されており、かつ２組のＣエレメント６６およ
び６７を含んでいる。Ｃエレメント６６は、
NANDゲート６５によつて、入来するデータ信
号d0およびd1を受取る。NANDゲート６５はま
た、ゲート６８から反転されたリセツト信号を受
取る。Ｃエレメント６６は、リセツト信号を受け
かつセツト信号ASET0およびASET1をＣエレメ
ント６７へ伝送する。さらに、Ｃエレメント６７
は、反転されたクリア信号を受取りかつ経路セツ
ト信号S0およびS1を第１３Ａ図のそれぞれのスイ
ツチおよびバツフア回路６２へ伝送する。ゲート
６８は、リセツト信号をセレクタスイツチのクリ
ア回路へ伝送する。経路セツト信号S0およびS1の
状態に基づいて、２個のスイツチおよびバツフア
回路のうちの一方が、次のノードの伝送のため入
来するデータ信号d0およびd1を選択する。Ｃエレ
メント６６および６７は、第１４Ｉ図および第１
４Ｊ図にそれぞれ詳細に示されている。
示されており、かつ２組のＣエレメント６６およ
び６７を含んでいる。Ｃエレメント６６は、
NANDゲート６５によつて、入来するデータ信
号d0およびd1を受取る。NANDゲート６５はま
た、ゲート６８から反転されたリセツト信号を受
取る。Ｃエレメント６６は、リセツト信号を受け
かつセツト信号ASET0およびASET1をＣエレメ
ント６７へ伝送する。さらに、Ｃエレメント６７
は、反転されたクリア信号を受取りかつ経路セツ
ト信号S0およびS1を第１３Ａ図のそれぞれのスイ
ツチおよびバツフア回路６２へ伝送する。ゲート
６８は、リセツト信号をセレクタスイツチのクリ
ア回路へ伝送する。経路セツト信号S0およびS1の
状態に基づいて、２個のスイツチおよびバツフア
回路のうちの一方が、次のノードの伝送のため入
来するデータ信号d0およびd1を選択する。Ｃエレ
メント６６および６７は、第１４Ｉ図および第１
４Ｊ図にそれぞれ詳細に示されている。
第１３Ａ図のクリア回路６１は、第１３Ｃ図に
示されており、かつメツセージが伝送されたノー
ドからゲート処理されたメツセージ肯定応答終了
信号AEOMXを受けるＣエレメント７４を含んで
いる。Ｃエレメント７４はまた、第１３Ａ図のア
ドレス回路６０からリセツト信号を受取りかつメ
ツセージ肯定応答終了信号AEOMを発生し、こ
の信号は、メツセージがそこから受取られたステ
ーシヨンまたはノードへ伝送される。この信号は
また、AND／NANDゲート７６の真理値出力と
同様にNANDゲート７５へ送られる。ゲート７
５の位置は、第１３Ａ図のアドレス回路６０へ伝
送される反転されたクリア信号である。Ｃエレメ
ント７４は、第１４Ｄ図に開示されている。
示されており、かつメツセージが伝送されたノー
ドからゲート処理されたメツセージ肯定応答終了
信号AEOMXを受けるＣエレメント７４を含んで
いる。Ｃエレメント７４はまた、第１３Ａ図のア
ドレス回路６０からリセツト信号を受取りかつメ
ツセージ肯定応答終了信号AEOMを発生し、こ
の信号は、メツセージがそこから受取られたステ
ーシヨンまたはノードへ伝送される。この信号は
また、AND／NANDゲート７６の真理値出力と
同様にNANDゲート７５へ送られる。ゲート７
５の位置は、第１３Ａ図のアドレス回路６０へ伝
送される反転されたクリア信号である。Ｃエレメ
ント７４は、第１４Ｄ図に開示されている。
スイツチおよびバツフア回路６２は、第１３Ｄ
図に示されており、かつ各々が、１ビツトのデー
タのためのストレージを有する２セル待ち行列と
して機能する。スイツチを介してデータをパイプ
ライン化するのがこの待ち行列である。このバツ
フアは、それがメツセージ終了信号EOMのみな
らず、入来するデータ信号d0およびd1を受取り、
かつ、信号S0およびS1によつて特定のバツフアを
選択するときに、データ信号dX0，dX1およびメツ
セージ終了信号EOMXとしてこれらの信号を伝送
するということを除いて、詳細には説明されな
い。Ｃエレメント７０，７１，７２および７３
は、それぞれ第１４Ｈ図、第１４Ｄ図、第１４Ｅ
図および第１４Ｆ図に示される。
図に示されており、かつ各々が、１ビツトのデー
タのためのストレージを有する２セル待ち行列と
して機能する。スイツチを介してデータをパイプ
ライン化するのがこの待ち行列である。このバツ
フアは、それがメツセージ終了信号EOMのみな
らず、入来するデータ信号d0およびd1を受取り、
かつ、信号S0およびS1によつて特定のバツフアを
選択するときに、データ信号dX0，dX1およびメツ
セージ終了信号EOMXとしてこれらの信号を伝送
するということを除いて、詳細には説明されな
い。Ｃエレメント７０，７１，７２および７３
は、それぞれ第１４Ｈ図、第１４Ｄ図、第１４Ｅ
図および第１４Ｆ図に示される。
上述したように、この発明は、メツセージが回
路網を介して出所から行先へ送られるデイジタル
通信網に向けられるものである。
路網を介して出所から行先へ送られるデイジタル
通信網に向けられるものである。
この発明の一実施例のみを開示したが、種々の
変更および修正が、この発明の範囲の精神を逸脱
することなくなされるということが明らかであろ
う。
変更および修正が、この発明の範囲の精神を逸脱
することなくなされるということが明らかであろ
う。
第１Ａ図ないし第１１図はこの発明を図解する
種々の回路網の概略図である。第１２Ａ図ないし
第１２Ｆ図はアービタスイツチの概略図である。
第１３Ａ図ないし第１３Ｄ図はセレクタスイツチ
の概略図である。第１４Ａ図ないし第１４Ｊ図は
この発明に用いられた種々の回路の概略図であ
る。 図において、１０はスイツチ、１１はアービタ
スイツチ、１２および１３はロツク経路、１４は
アドレス送信回路、１５はバツフア、３０は準安
定検出器、４０，４２，５０，５１Ｃはエレメン
ト、６０はアドレス回路、６１はクリア回路、６
２はスイツチおよびバツフアを示す。
種々の回路網の概略図である。第１２Ａ図ないし
第１２Ｆ図はアービタスイツチの概略図である。
第１３Ａ図ないし第１３Ｄ図はセレクタスイツチ
の概略図である。第１４Ａ図ないし第１４Ｊ図は
この発明に用いられた種々の回路の概略図であ
る。 図において、１０はスイツチ、１１はアービタ
スイツチ、１２および１３はロツク経路、１４は
アドレス送信回路、１５はバツフア、３０は準安
定検出器、４０，４２，５０，５１Ｃはエレメン
ト、６０はアドレス回路、６１はクリア回路、６
２はスイツチおよびバツフアを示す。
Claims (1)
- 【特許請求の範囲】 １ ２進ビツト列の形態で情報を直列送受するた
めの、少なくとも１個の直列非同期入力チヤネル
と少なくとも１個の直列非同期出力チヤネルとを
各々が有する、複数のデイジタル装置の集合体で
あつて、 前記複数のデイジタル装置は、複数のスイツチ
ング素子からなる回路網を介して相互接続されて
おり、前記スイツチング素子の各々は、１個また
は２個の入力経路と、１個または２個の出力経路
とを有しており、各出力経路は、１個の入力チヤ
ネルまたは１個の入力経路にのみ接続され、かつ
各入力経路は、１個の出力チヤネルまたは１個の
出力経路にのみ接続され、 前記複数のスイツチング素子は、 １個の入力経路と２個の出力経路とを有する第
１素子を含み、前記第１素子は、前記入力経路上
のメツセージの最初のビツトに従つて選択され
た、前記２個の出力経路のうちの一方へ、前記入
力経路からメツセージを経路指定する手段を有
し、前記メツセージの最初のビツトはその後除去
され、 ２個の入力経路と１個の出力経路とを有する第
２素子をさらに含み、前記第２素子は、前記２個
の入力経路の一方から前記出力経路へメツセージ
を経路指定する手段を有しかつ前記メツセージが
受け取られた入力経路を示すビツトを前記メツセ
ージの最後に付加する、デイジタル装置の集合
体。 ２ 前記第２素子は、要求が競合する場合には前
記２個の入力経路のどちらかをランダムに選択し
かつ要求が両方に存在するときには前記２個の経
路の間を交互にし続ける手段を含む、特許請求の
範囲第１項記載の集合体。 ３ 前記第１素子および前記第２素子は各々、１
ビツトの情報を記憶してメツセージのパイプライ
ン化および経路の同時確立を許容する手段を含
む、特許請求の範囲第１項記載の集合体。 ４ 各デイジタル装置が他のすべてのデイジタル
装置とメツセージの送受を行なうことができるよ
うな十分な数の前記１第および第２素子をさらに
含む、特許請求の範囲第１項記載の集合体。 ５ 第２の第１素子をさらに備え、前記第１素子
と前記第２の第１素子とは互いに結合されて、少
なくとも１個の中心ノードと複数個の末端ノード
とを有するツリー状回路網を形成し、これにより
先に置かれた２進アドレスを有するメツセージが
前記ツリー状回路網の中心ノードからツリー状回
路網のアドレスされた末端ノードへ経路指定され
る、特許請求の範囲第１項記載の集合体。 ６ 第２の第２素子をさら備え、前記第２素子と
前記第２の第２素子とは互いに結合されて、少な
くとも１個の中心ノードと複数個の末端ノードと
を有するツリー状回路網を形成し、これによりメ
ツセージが前記ツリー状回路網の末端ノードから
中心ノードへ経路指定され、送信している末端ノ
ードを特定する付加された２進アドレスを発生す
る、特許請求の範囲第５項記載の集合体。 ７ 前記第１素子からなるツリー状回路網と前記
第２素子からなるツリー状回路網とは同一の形態
を有し、各ツリー状回路網のそれぞれの中心ノー
ドは１個の装置に接続されて複数個の装置により
共用されかつ各ツリー状回路網の対応する末端ノ
ードは互いに結合される、特許請求の範囲第６項
記載の集合体。 ８ ２進ビツトの形態で情報を直列送受するため
の、少なくとも１個の直列非同期入力チヤネルと
少なくとも１個の直列非同期出力チヤネルとを
各々が有する、複数のデイジタル装置の集合体で
あつて、 前記複数のデイジタル装置は、複数のスイツチ
ング素子からなるツリー状回路網を介して相互接
続されており、前記スイツチング素子の各々は、
１個の入力経路と２個の出力経路とを有してお
り、これにより各入力経路は、１個の出力経路ま
たは１個の出力チヤネルのみ接続され、かつ各出
力経路は、１個の入力チヤネルまたは１個の入力
経路にのみ接続され、前記ツリー状回路網は少な
くとも１個の中心ノードと複数個の末端ノードと
を有しており、 前記複数のスイツチング素子は、 複数の素子を備え、前記複数の素子の各々は、
前記入力経路上のメツセージの最初のビツトに従
つて選択された、前記２個の出力経路のうちの一
方へ、その入力経路からメツセージを経路指定す
る手段を有し、前記メツセージの最初のビツトは
その後除去され、これにより先に置かれた２進ア
ドレスを有するメツセージが中心ノードからアド
レスされた末端ノードに経路指定される、デイジ
タル装置の集合体。 ９ 外部接続のために利用可能なように、デイジ
タル装置に接続されていない前記ツリー状回路網
の中心ノードをさらに備える、特許請求の範囲第
８項記載の集合体。 １０ ２進ビツトの形態で情報を直列送受するた
めの、少なくとも１個の直列非同期入力チヤネル
と少なくとも１個の直列非同期出力チヤネルとを
各々が有する、複数のデイジタル装置の集合体で
あつて、 前記複数のデイジタル装置は、複数のスイツチ
ング素子からなるツリー状回路網を介して相互接
続されており、前記スイツチング素子の各々は、
２個の入力経路と１個の出力経路とを有してお
り、これより各入力経路は、１個の出力経路また
は１個の出力チヤネルにのみ接続され、かつ各出
力経路は、１個の入力チヤネルまたは１個の入力
経路にのみ接続され、前記ツリー状回路網は少な
くとも１個の中心ノードと複数個の末端ノードと
を有しており、 前記複数のスイツチング素子は、 複数の素子を備え、前記複数の素子の各々は、
前記２個の入力経路の一方から前記出力経路へメ
ツセージを経路指定する手段を含みかつ前記メツ
セージが受け取られた入力経路を示すビツトを前
記メツセージの最後に付加し、これにより、送信
している末端ノードを特定する付加された２進ア
ドレスとともに、前記末端ノードの１つから中心
ノードへメツセージが経路指定される、デイジタ
ル装置の集合体。 １１ 外部接続のために利用可能なように、デイ
ジタル装置に接続されていない前記ツリー状回路
網の中心ノードをさらに備える、特許請求の範囲
第１０項記載の集合体。
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