JPH0151236B2 - - Google Patents
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- Publication number
- JPH0151236B2 JPH0151236B2 JP57099083A JP9908382A JPH0151236B2 JP H0151236 B2 JPH0151236 B2 JP H0151236B2 JP 57099083 A JP57099083 A JP 57099083A JP 9908382 A JP9908382 A JP 9908382A JP H0151236 B2 JPH0151236 B2 JP H0151236B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- control
- memory
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は分散制御の時分割交換方式における制
御装置間の制御情報等を通信する際に使用される
制御信号送出メモリ（SSM：Send Signal
Memory）のクリア制御に関するものである。
御装置間の制御情報等を通信する際に使用される
制御信号送出メモリ（SSM：Send Signal
Memory）のクリア制御に関するものである。
(2) 従来技術と問題点
分散制御の時分割交換方式では、各加入者回路
（あるいはトランク回路等）にラインプロセツサ
LPRを設けて、時分割ネツトワーク全体を制御
する中央処理装置CPUとの制御信号のやり取り
をしながら各回線端末等を各ラインプロセツサが
制御する方式がとられている。
（あるいはトランク回路等）にラインプロセツサ
LPRを設けて、時分割ネツトワーク全体を制御
する中央処理装置CPUとの制御信号のやり取り
をしながら各回線端末等を各ラインプロセツサが
制御する方式がとられている。
かかる構成のシステムで、中央処理装置CPU
から送出する制御信号は送出用メモリSSMを介
し時分割のハイウエイ上に挿入されラインプロセ
ツサLPRに送られる。通常このメモリSSMはラ
インプロセツサLPRへデータ転送後も、送出し
たデータ内容は保持してあり、次に新たなデータ
を送出する際にはソフトウエアでメモリSSMの
全データをクリア（例えば全て“０”に初期設
定）してからその新しいデータを書き込み転送し
なければならなかつた。
から送出する制御信号は送出用メモリSSMを介
し時分割のハイウエイ上に挿入されラインプロセ
ツサLPRに送られる。通常このメモリSSMはラ
インプロセツサLPRへデータ転送後も、送出し
たデータ内容は保持してあり、次に新たなデータ
を送出する際にはソフトウエアでメモリSSMの
全データをクリア（例えば全て“０”に初期設
定）してからその新しいデータを書き込み転送し
なければならなかつた。
即ち、一部のラインプロセツサLPRへ更新デ
ータを送るとき、他のラインプロセツサLPRへ
１旦データが再転送され誤動作が発生するのを防
ぐために、中央処理装置CPUからメモリSSMへ
データを書き込み、ラインプロセツサLPRへデ
ータ転送後、CPUから一旦メモリSSMのデータ
をクリアした後新データを書込むといつたサイク
ルで制御しなければならなかつた。従つて送出用
メモリSSMの制御に関して、LPRの数が増大す
るにつれSSMのデータエリアが増加しLPR制御
処理の効率が低下するといつた欠点があつた。
ータを送るとき、他のラインプロセツサLPRへ
１旦データが再転送され誤動作が発生するのを防
ぐために、中央処理装置CPUからメモリSSMへ
データを書き込み、ラインプロセツサLPRへデ
ータ転送後、CPUから一旦メモリSSMのデータ
をクリアした後新データを書込むといつたサイク
ルで制御しなければならなかつた。従つて送出用
メモリSSMの制御に関して、LPRの数が増大す
るにつれSSMのデータエリアが増加しLPR制御
処理の効率が低下するといつた欠点があつた。
(3) 発明の目的
本発明の目的は上記問題点を解決するために、
加入者回路（あるいはトランク回路）に搭載され
るラインプロセツサLPRへ中央処理装置CPUか
らデータ転送を行なう際使用されるデータ送出用
メモリSSMのデータを時分割ハイウエイ上に挿
入完了後、SSMの全データエリアをハードウエ
ア自律でクリアすることによりCPU−LPR間の
データ転送効率を向上させ、且つ同一データを
LPRへ再転送するという誤りを防止するデータ
転送メモリクリア方式を提供することにある。
加入者回路（あるいはトランク回路）に搭載され
るラインプロセツサLPRへ中央処理装置CPUか
らデータ転送を行なう際使用されるデータ送出用
メモリSSMのデータを時分割ハイウエイ上に挿
入完了後、SSMの全データエリアをハードウエ
ア自律でクリアすることによりCPU−LPR間の
データ転送効率を向上させ、且つ同一データを
LPRへ再転送するという誤りを防止するデータ
転送メモリクリア方式を提供することにある。
(4) 発明の構成
上記目的を達成するために、本発明は、加入者
回路あるいはトランク回路（Ｌ／Ｔ）に制御装置
LPRを有し、前記制御装置は、中央処理装置
CPUと前記制御装置との間に設けられる時分割
データハイウエイ上の特定のタイムスロツトを介
して、前記中央処理装置から送信される制御デー
タを受信し、所定の制御を行う分散制御の時分割
交換機において、前記中央処理装置と前記時分割
データハイウエイ間に、前記制御装置へ制御デー
タを送出するためのデータ送出用メモリSSMを
設け、前記データ送出用メモリに対し、クリアデ
ータと、前記中央処理装置からの前記制御データ
の何れかを選択するデータ選択回路SEL２と、前
記中央処理装置からのアドレスと、タイミング回
路TGからのアドレスの何れかを選択するアドレ
ス選択回路SEL３と、前記中央処理装置からのラ
イトイネーブル信号と前記タイミング発生回路か
らのライトイネーブル信号の何れかを選択するラ
イトイネーブル信号選択回路SEL４とを備え、前
記中央処理装置は、前記制御データを前記データ
送出用メモリに書き込んだ後、前記データ選択回
路、アドレス選択回路、ライトイネーブル選択回
路を切り替え、前記タイミング回路は、前記制御
データを読み出し前記時分割データハイウエイ上
の特定タイムスロツトに挿入した後、前記制御デ
ータが書き込まれていた前記メモリアドレス及び
ライトイネーブル信号を前記メモリに与え、前記
メモリの所定領域をクリアすることを特徴とす
る。
回路あるいはトランク回路（Ｌ／Ｔ）に制御装置
LPRを有し、前記制御装置は、中央処理装置
CPUと前記制御装置との間に設けられる時分割
データハイウエイ上の特定のタイムスロツトを介
して、前記中央処理装置から送信される制御デー
タを受信し、所定の制御を行う分散制御の時分割
交換機において、前記中央処理装置と前記時分割
データハイウエイ間に、前記制御装置へ制御デー
タを送出するためのデータ送出用メモリSSMを
設け、前記データ送出用メモリに対し、クリアデ
ータと、前記中央処理装置からの前記制御データ
の何れかを選択するデータ選択回路SEL２と、前
記中央処理装置からのアドレスと、タイミング回
路TGからのアドレスの何れかを選択するアドレ
ス選択回路SEL３と、前記中央処理装置からのラ
イトイネーブル信号と前記タイミング発生回路か
らのライトイネーブル信号の何れかを選択するラ
イトイネーブル信号選択回路SEL４とを備え、前
記中央処理装置は、前記制御データを前記データ
送出用メモリに書き込んだ後、前記データ選択回
路、アドレス選択回路、ライトイネーブル選択回
路を切り替え、前記タイミング回路は、前記制御
データを読み出し前記時分割データハイウエイ上
の特定タイムスロツトに挿入した後、前記制御デ
ータが書き込まれていた前記メモリアドレス及び
ライトイネーブル信号を前記メモリに与え、前記
メモリの所定領域をクリアすることを特徴とす
る。
(5) 発明の実施例
以下、本発明の実施例により詳細に説明する。
第１図は本発明の適用対象となる一般的な時分
割データハイウエイのシステム全体の概略構成図
である。図において、MPXはマルチプレクサ、
DMPXはデマルチプレクサ、DBMは通話路とな
るデータバツフアメモリ、CMは制御メモリ、
SRDは信号受信分配装置、CPUは中央処理装置、
HW−INF（０）〜（ｎ−１）はハイウエイイン
タフエイス回路、Ｌ／Ｔはライン／トランク回路
（以下ライン回路と称す）、LPRはラインプロセ
ツサ、PFは端末等（加入者電話機、トランク、
等）である。時分割ハイウエイHWは上りと下り
（端末側へ送る方を“下”と称する）から成り、
ハイウエイ数ｎ本、各ハイウエイに時分割され収
容されるタイムスロツトをｍ個とし、以下ｎ×ｍ
時分割多重されるハイウエイとして説明する。ｍ
タイムスロツト時分割多重されている各ハイウエ
イはマルチプレクサMPXを通り、nxm時分割多
重され、制御メモリCMによりデータバツフアメ
モリDBMにてシーケンスシヤルライト−ランダ
ムリードされデータ交換制御がされる。このデー
タバツフアメモリDBMから読出された下り時分
割データハイウエイHW上に中央処理装置CPU
から書込まれたメモリSSM内の内容が挿入され
る。
割データハイウエイのシステム全体の概略構成図
である。図において、MPXはマルチプレクサ、
DMPXはデマルチプレクサ、DBMは通話路とな
るデータバツフアメモリ、CMは制御メモリ、
SRDは信号受信分配装置、CPUは中央処理装置、
HW−INF（０）〜（ｎ−１）はハイウエイイン
タフエイス回路、Ｌ／Ｔはライン／トランク回路
（以下ライン回路と称す）、LPRはラインプロセ
ツサ、PFは端末等（加入者電話機、トランク、
等）である。時分割ハイウエイHWは上りと下り
（端末側へ送る方を“下”と称する）から成り、
ハイウエイ数ｎ本、各ハイウエイに時分割され収
容されるタイムスロツトをｍ個とし、以下ｎ×ｍ
時分割多重されるハイウエイとして説明する。ｍ
タイムスロツト時分割多重されている各ハイウエ
イはマルチプレクサMPXを通り、nxm時分割多
重され、制御メモリCMによりデータバツフアメ
モリDBMにてシーケンスシヤルライト−ランダ
ムリードされデータ交換制御がされる。このデー
タバツフアメモリDBMから読出された下り時分
割データハイウエイHW上に中央処理装置CPU
から書込まれたメモリSSM内の内容が挿入され
る。
メモリSSMのデータ挿入は各ハイウエイの各
タイムスロツト毎のまとまりとしてフレーム構成
をとりそのタイムスロツト番号Ｙ、即ちTS（Ｙ）
（０≦Ｙ≦ｍ−１）とする。
タイムスロツト毎のまとまりとしてフレーム構成
をとりそのタイムスロツト番号Ｙ、即ちTS（Ｙ）
（０≦Ｙ≦ｍ−１）とする。
下り時分割データハイウエイBPWはDMPXを
通り、ｎ本の下りハイウエイHW（０）〜HW（ｎ
−１）に時分割多重分離され、各ハイウエイ毎に
ｍタイムスロツト時分割多重データとなり、各ハ
イウエイのインタフエイス部であるHW−INFZ
（０≦Ｚ≦ｎ−１）に入る。
通り、ｎ本の下りハイウエイHW（０）〜HW（ｎ
−１）に時分割多重分離され、各ハイウエイ毎に
ｍタイムスロツト時分割多重データとなり、各ハ
イウエイのインタフエイス部であるHW−INFZ
（０≦Ｚ≦ｎ−１）に入る。
HW−INF（Ｚ）を通過したｍタイムスロツト
時分割データは、HW−INFからの制御信号によ
り指定したタイムスロツトのみ各ライン回路Ｌ／
Ｔへ送信され、各端末PFへ送信され、且つメモ
リSSMからの送信データを収容しているTS（Ｙ）
を各フレーム単位に指定するLPRへ送信する。
時分割データは、HW−INFからの制御信号によ
り指定したタイムスロツトのみ各ライン回路Ｌ／
Ｔへ送信され、各端末PFへ送信され、且つメモ
リSSMからの送信データを収容しているTS（Ｙ）
を各フレーム単位に指定するLPRへ送信する。
メモリSSMのメモリー収容の一例を第２図に
示す。
示す。
各ハイウエイ単位にαバイトのブロツクに分割
され、その中が各LPR対応はβバイトのサブブ
ロツクに分割される。LPRの数がγ個あるとす
ればβ×γ＝αバイトが各ハイウエイ対応のブロ
ツクになる。
され、その中が各LPR対応はβバイトのサブブ
ロツクに分割される。LPRの数がγ個あるとす
ればβ×γ＝αバイトが各ハイウエイ対応のブロ
ツクになる。
第３図、第４図は時分割データハイウエイ上で
のデータの流れを時間軸上に投影した図を示す。
のデータの流れを時間軸上に投影した図を示す。
第３図は第１図に示した時分割データハイウエ
イ１，２で示した各ハイウエイ、各タイムスロツ
トのデータの流れを原理的に示したものである。
第４図はSSMから読出されたデータがどのよう
に時分割ハイウエイ上に挿入されるかを示したも
のであり、各ハイウエイのTS(L)に挿入されフレ
ーム（０）〜フレーム（α−１）のα個のフレー
ムでSSMの各ハイウエイ単位にαバイトのデー
タが挿入される。
イ１，２で示した各ハイウエイ、各タイムスロツ
トのデータの流れを原理的に示したものである。
第４図はSSMから読出されたデータがどのよう
に時分割ハイウエイ上に挿入されるかを示したも
のであり、各ハイウエイのTS(L)に挿入されフレ
ーム（０）〜フレーム（α−１）のα個のフレー
ムでSSMの各ハイウエイ単位にαバイトのデー
タが挿入される。
α個のフレームでのデータの挿入順番は例え
ば、 フレーム（０）→LPR（０）用０バイト目 フレーム（１）→LPR(1)用０バイト目 フレーム（γ−１）→LPR（γ−１）用０バイ
ト目 フレーム（γ）→LPR（０）用１バイト目 フレーム（α−１）→LPR（γ−１）用（β−
１）バイト目 となる。
ば、 フレーム（０）→LPR（０）用０バイト目 フレーム（１）→LPR(1)用０バイト目 フレーム（γ−１）→LPR（γ−１）用０バイ
ト目 フレーム（γ）→LPR（０）用１バイト目 フレーム（α−１）→LPR（γ−１）用（β−
１）バイト目 となる。
DMPXを通り、各ハイウエイ毎に分離された
ｍタイムスロツト時分割多重信号はHW−INF部
でフレーム番号を識別し、指定されたフレーム番
号のTS(L)のデータを該当のLPRへ送出する。
ｍタイムスロツト時分割多重信号はHW−INF部
でフレーム番号を識別し、指定されたフレーム番
号のTS(L)のデータを該当のLPRへ送出する。
本発明はこのSSMの制御方式として、CPUか
らの指令でSSMに書き込まれたデータを時分割
ハイウエイ上に挿入完了した時点でSSMの内容
をハードウエア的にクリアーするようにし、ソフ
トウエアによるメモリクリア処理のステツプを削
減し、且つ同一を再転送するという誤りをハード
的に防止するものである。このメモリクリアー制
御の構成を第５図に示す。
らの指令でSSMに書き込まれたデータを時分割
ハイウエイ上に挿入完了した時点でSSMの内容
をハードウエア的にクリアーするようにし、ソフ
トウエアによるメモリクリア処理のステツプを削
減し、且つ同一を再転送するという誤りをハード
的に防止するものである。このメモリクリアー制
御の構成を第５図に示す。
第５図は第１図の本発明に関連する部分を取り
出したものであり、まず中央処理装置CPUより
LPRで制御信号を送出する際、信号送信分配装
置SRDを介してアドレス情報Ａ、ライトイネー
ブル信号WEとともにデータがセレクタSEL２を
通したメモリSSMへ書込まれる。次にセレクタ
SEL２，SEL３，SE４からSSM転送命令Ｉによ
り切換えられ、タイミング発生回路TGよりフレ
ーム指定及びタイムスロツト指定情報がセレクタ
SEL３を介してメモリSSMに入力されデータは
タイミング発生回路TGのタイムスロツト指定の
一部情報をセレクタSEL１に入れることにより指
定されたタイムスロツトに挿入される。メモリ
SSMのデータがデマルチプレクサを介しハイウ
エイインタフエイス部HW−ILF(i)で受信され各
ハイウエイ対応にデータ転送完了信号Ｅがタイミ
ング発生回路TGに入力されると、TGでは切換
られたSEL２の全“０”情報によりメモリSSM
をクリアするためにメモリ書込許可信号SMWE
をセレクタSEL４を介してメモリSSMに送る。
斯して自動的にメモリSSM内が初期設定され転
送データの送信完了及びメモリクリア完了として
信号ASがSRDを介してCPUへ通知され次のデー
タが入力されるのを待つことになる。
出したものであり、まず中央処理装置CPUより
LPRで制御信号を送出する際、信号送信分配装
置SRDを介してアドレス情報Ａ、ライトイネー
ブル信号WEとともにデータがセレクタSEL２を
通したメモリSSMへ書込まれる。次にセレクタ
SEL２，SEL３，SE４からSSM転送命令Ｉによ
り切換えられ、タイミング発生回路TGよりフレ
ーム指定及びタイムスロツト指定情報がセレクタ
SEL３を介してメモリSSMに入力されデータは
タイミング発生回路TGのタイムスロツト指定の
一部情報をセレクタSEL１に入れることにより指
定されたタイムスロツトに挿入される。メモリ
SSMのデータがデマルチプレクサを介しハイウ
エイインタフエイス部HW−ILF(i)で受信され各
ハイウエイ対応にデータ転送完了信号Ｅがタイミ
ング発生回路TGに入力されると、TGでは切換
られたSEL２の全“０”情報によりメモリSSM
をクリアするためにメモリ書込許可信号SMWE
をセレクタSEL４を介してメモリSSMに送る。
斯して自動的にメモリSSM内が初期設定され転
送データの送信完了及びメモリクリア完了として
信号ASがSRDを介してCPUへ通知され次のデー
タが入力されるのを待つことになる。
(6) 発明の効果
以上説明したように、本発明によれば、ライン
プロセツサLPRへのデータ転送完了後メモリ
SSMはハードウエア的にすべてクリアーされる
ので、ソフトウエアによるメモリSSMクリアー
のステツプを削減でき、プロセツサLPR制御効
率の向上が図られ、且つプロセツサLPRへ転送
されるデータは常に最新のデータとなり、同一デ
ータの再転送を防止してなるためデータ転送制御
により交換動作等の制御の信頼性も向上する。
プロセツサLPRへのデータ転送完了後メモリ
SSMはハードウエア的にすべてクリアーされる
ので、ソフトウエアによるメモリSSMクリアー
のステツプを削減でき、プロセツサLPR制御効
率の向上が図られ、且つプロセツサLPRへ転送
されるデータは常に最新のデータとなり、同一デ
ータの再転送を防止してなるためデータ転送制御
により交換動作等の制御の信頼性も向上する。
第１図は本発明の適用対象となるシステムの概
略構成図、第２図は第１図のメモリSSMの概略
構成図、第３図及び第４図は時分割データハイウ
エイ上でのデータの流を説明するタイムチヤー
ト、第５図は本発明の方式を説明する構成図であ
る。 CPU：中央処理装置、LPR：ラインプロセツ
サ、SSM：CPUからLPRへのデータ送出用メモ
リ、TG：タイミング回路、SEL１〜４：セレク
タ。
略構成図、第２図は第１図のメモリSSMの概略
構成図、第３図及び第４図は時分割データハイウ
エイ上でのデータの流を説明するタイムチヤー
ト、第５図は本発明の方式を説明する構成図であ
る。 CPU：中央処理装置、LPR：ラインプロセツ
サ、SSM：CPUからLPRへのデータ送出用メモ
リ、TG：タイミング回路、SEL１〜４：セレク
タ。
Claims (1)
- 【特許請求の範囲】 １ 加入者回路あるいはトランク回路（Ｌ／Ｔ）
に制御装置LPRを有し、前記制御装置は、中央
処理装置CPUと前記制御装置との間に設けられ
る時分割データハイウエイ上の特定のタイムスロ
ツトを介して、前記中央処理装置から送信される
制御データを受信し、所定の制御を行う分散制御
の時分割交換機において、 前記中央処理装置と前記時分割データハイウエ
イ間に、前記制御装置へ制御データを送出するた
めのデータ送出用メモリSSMを設け、 前記データ送出用メモリに対し、 クリアデータと、前記中央処理装置からの前記
制御データの何れかを選択するデータ選択回路
SEL２と、 前記中央処理装置からのアドレスと、タイミン
グ回路TGからのアドレスの何れかを選択するア
ドレス選択回路SEL３と、 前記中央処理装置からのライトイネーブル信号
と前記タイミング発生回路からのライトイネーブ
ル信号の何れかを選択するライトイネーブル信号
選択回路SEL４とを備え、 前記中央処理装置は、前記制御データを前記デ
ータ送出用メモリに書き込んだ後、前記データ選
択回路、アドレス選択回路、ライトイネーブル選
択回路を切り替え、 前記タイミング回路は、前記制御データを読み
出し前記時分割データハイウエイ上の特定タイム
スロツトに挿入した後、前記制御データが書き込
まれていた前記メモリアドレス及びライトイネー
ブル信号を前記メモリに与え、前記メモリの所定
領域をクリアする ことを特徴とするメモリクリア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9908382A JPS59291A (ja) | 1982-06-09 | 1982-06-09 | メモリクリア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9908382A JPS59291A (ja) | 1982-06-09 | 1982-06-09 | メモリクリア方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59291A JPS59291A (ja) | 1984-01-05 |
| JPH0151236B2 true JPH0151236B2 (ja) | 1989-11-02 |
Family
ID=14238009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9908382A Granted JPS59291A (ja) | 1982-06-09 | 1982-06-09 | メモリクリア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59291A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208794A (ja) * | 1986-03-06 | 1987-09-14 | Fujitsu Ltd | プロセツサ間デ−タ転送方式 |
| JPH084869B2 (ja) * | 1993-04-05 | 1996-01-24 | 豊田通商株式会社 | 金属製角形超薄肉背高ケースの製造方法とそのための金型 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149556A (en) * | 1979-05-10 | 1980-11-20 | Nec Corp | Failure transfer unit |
| JPS5741062A (en) * | 1980-08-26 | 1982-03-06 | Nec Corp | Information transfer system |
-
1982
- 1982-06-09 JP JP9908382A patent/JPS59291A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59291A (ja) | 1984-01-05 |
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