JPH0154891B2 - - Google Patents
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- JPH0154891B2 JPH0154891B2 JP55133986A JP13398680A JPH0154891B2 JP H0154891 B2 JPH0154891 B2 JP H0154891B2 JP 55133986 A JP55133986 A JP 55133986A JP 13398680 A JP13398680 A JP 13398680A JP H0154891 B2 JPH0154891 B2 JP H0154891B2
- Authority
- JP
- Japan
- Prior art keywords
- gto
- turn
- gate
- switch
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、GTOのゲート制御方法及びゲート
回路に関する。
回路に関する。
［従来の技術］
GTOのゲート制御は、GTOのゲート・カソー
ド間に順・逆方向電圧を加えることにより行うこ
とができる。このゲート制御は、以下に述べるゲ
ート回路により行われている。
ド間に順・逆方向電圧を加えることにより行うこ
とができる。このゲート制御は、以下に述べるゲ
ート回路により行われている。
第１図には、GTO１０のゲート制御を行うゲ
ート回路１２の回路説明図が示されている。
ート回路１２の回路説明図が示されている。
図においてゲート回路１２は、GTO１０のゲ
ート・カソード間に接続されたターンオン用ゲー
ト回路１２ａ、ターンオフ用ゲート回路１２ｂを
備えている。ターンオン用ゲート回路１２ａは、
GTO１０のカソードに負側が接続されたターン
オン用直流電源１４とこの直流電源１４の正側に
一端が接続されたスイツチ１６、そしてGTO１
０のゲートと前記スイツチ１６の他端との間に接
続された抵抗１２ｄから構成されている。一方、
ターンオフ用ゲート回路１２ｂは、GTO１０の
カソードに正側が接続されたターンオフ用直流電
源１８と直流電源１８の負側とGTO１０のゲー
トとの間に接続されたスイツチ２０とから構成さ
れている。尚、スイツチ１６及びスイツチ２０と
して通常においてトランジスタが用いられてお
り、これらスイツチ１６，２０はスイツチ制御回
路１２ｃによりオンオフ駆動されている。
ート・カソード間に接続されたターンオン用ゲー
ト回路１２ａ、ターンオフ用ゲート回路１２ｂを
備えている。ターンオン用ゲート回路１２ａは、
GTO１０のカソードに負側が接続されたターン
オン用直流電源１４とこの直流電源１４の正側に
一端が接続されたスイツチ１６、そしてGTO１
０のゲートと前記スイツチ１６の他端との間に接
続された抵抗１２ｄから構成されている。一方、
ターンオフ用ゲート回路１２ｂは、GTO１０の
カソードに正側が接続されたターンオフ用直流電
源１８と直流電源１８の負側とGTO１０のゲー
トとの間に接続されたスイツチ２０とから構成さ
れている。尚、スイツチ１６及びスイツチ２０と
して通常においてトランジスタが用いられてお
り、これらスイツチ１６，２０はスイツチ制御回
路１２ｃによりオンオフ駆動されている。
尚、GTO１０のアノード・カソード間には、
スナバ回路２２が接続されており、スナバ回路２
２は、アノードがGTO１０のアノードに接続さ
れたダイオード２４と抵抗２６との並列回路、そ
して、その並列回路とGTO１０のカソードとの
間に接続されたコンデンサ２８とから構成されて
いる。
スナバ回路２２が接続されており、スナバ回路２
２は、アノードがGTO１０のアノードに接続さ
れたダイオード２４と抵抗２６との並列回路、そ
して、その並列回路とGTO１０のカソードとの
間に接続されたコンデンサ２８とから構成されて
いる。
第１装置は以上の構成からなり、以下、従来の
ゲート制御方法を第２図の各部波形図を用いて説
明する。
ゲート制御方法を第２図の各部波形図を用いて説
明する。
第２図Ａにはスイツチ制御回路１２ｃからスイ
ツチ１６に供給されるスイツチ制御信号波形が示
されており、このスイツチ制御信号はt1において
オンそして時刻t2においてオフとなる。また、第
２図Ｂにはスイツチ制御回路１２ｃからスイツチ
２０に供給されるスイツチ制御信号波形が示され
ており、このスイツチ制御信号は時刻t1にτ1だけ
遅れた時刻t3にオンとなる。
ツチ１６に供給されるスイツチ制御信号波形が示
されており、このスイツチ制御信号はt1において
オンそして時刻t2においてオフとなる。また、第
２図Ｂにはスイツチ制御回路１２ｃからスイツチ
２０に供給されるスイツチ制御信号波形が示され
ており、このスイツチ制御信号は時刻t1にτ1だけ
遅れた時刻t3にオンとなる。
以上のようにスイツチ制御回路１２ｃから各ス
イツチ１６，２０に与えられたスイツチ制御信号
によりGTO１０のゲート・カソード間に直流電
源１４，１８の出力電圧が印加され、この結果、
GTO１０のゲートに第２図Ｃに示されるゲート
電流IGが流れてGTO１０のゲート制御が行われ
る。すなわち、GTO１０のアノード電流ITは第
２図Ｄに示されており、この第２図Ｄを用いて
GTO１０のゲート制御作用を説明する。スイツ
チ１６が時刻t1においてオンされると、時刻t1に
おいて同時にGTO１０がオンし、GTO１０のア
ノードには電流ITOが流れる。この電流ITOは、ス
ナバ回路２２のスナバ電流と、主回路電源電圧と
主回路負荷とにより決定される主回路電流ITSに
より決定される。時刻t1以後において電流ITOはス
ナバ電流の減少に伴つて減少し、上記主回路電流
ITSに落ち着く。次にスイツチ１６が時刻t2におい
てオフされるが、GTO１０のサイリスタ動作の
ため主回路電流ITOはそのまま保持される。
イツチ１６，２０に与えられたスイツチ制御信号
によりGTO１０のゲート・カソード間に直流電
源１４，１８の出力電圧が印加され、この結果、
GTO１０のゲートに第２図Ｃに示されるゲート
電流IGが流れてGTO１０のゲート制御が行われ
る。すなわち、GTO１０のアノード電流ITは第
２図Ｄに示されており、この第２図Ｄを用いて
GTO１０のゲート制御作用を説明する。スイツ
チ１６が時刻t1においてオンされると、時刻t1に
おいて同時にGTO１０がオンし、GTO１０のア
ノードには電流ITOが流れる。この電流ITOは、ス
ナバ回路２２のスナバ電流と、主回路電源電圧と
主回路負荷とにより決定される主回路電流ITSに
より決定される。時刻t1以後において電流ITOはス
ナバ電流の減少に伴つて減少し、上記主回路電流
ITSに落ち着く。次にスイツチ１６が時刻t2におい
てオフされるが、GTO１０のサイリスタ動作の
ため主回路電流ITOはそのまま保持される。
そしてGTO１０をターンオフさせるために、
時刻t2からτ1だけ遅れた時刻t3においてスイツチ
２０がオンされると、GTO１０のゲート・カソ
ード間が短絡されてゲート電流IGが流れ始める。
このゲート電流は所定の勾配で増加し、この勾配
は、直流電源２０とGTO１０のゲート・カソー
ドとの間に存在する配線インダクタンスと、直流
電源１８の出力電圧とにより決定される。このよ
うにしてGTO１０のゲートにゲート電流IGによ
つてアノード電流IT（主回路電流ITS）に応じた電
荷が供給されてゲート電流IGが最大ゲート電流IGO
に達すると、この時刻t4においてGTO１０のゲ
ート・カソード間インピーダンスが上昇して
GTO１０がターンオフされる。その後GTO１０
のゲート電流IGはGTO１０のゲート・カソード
間インピーダンス上昇により減少し、時刻t5にお
いて消滅する。
時刻t2からτ1だけ遅れた時刻t3においてスイツチ
２０がオンされると、GTO１０のゲート・カソ
ード間が短絡されてゲート電流IGが流れ始める。
このゲート電流は所定の勾配で増加し、この勾配
は、直流電源２０とGTO１０のゲート・カソー
ドとの間に存在する配線インダクタンスと、直流
電源１８の出力電圧とにより決定される。このよ
うにしてGTO１０のゲートにゲート電流IGによ
つてアノード電流IT（主回路電流ITS）に応じた電
荷が供給されてゲート電流IGが最大ゲート電流IGO
に達すると、この時刻t4においてGTO１０のゲ
ート・カソード間インピーダンスが上昇して
GTO１０がターンオフされる。その後GTO１０
のゲート電流IGはGTO１０のゲート・カソード
間インピーダンス上昇により減少し、時刻t5にお
いて消滅する。
以上説明したように、従来のゲート制御方法に
よれば、GTO１０を自由にターンオン、ターン
オフさせることができる。
よれば、GTO１０を自由にターンオン、ターン
オフさせることができる。
［発明が解決しようとする課題］
ところが、以上の従来方法によりGTOのゲー
ト制御を行うと、GTOが破壊されるというおそ
れが生ずる。
ト制御を行うと、GTOが破壊されるというおそ
れが生ずる。
以下、その理由を第３図を用いて説明する。
第３図には、ゲート制御されたGTO１０の各
部波形が示されており、第２図と対応する個所に
は同一符号を付して説明を省略する。
部波形が示されており、第２図と対応する個所に
は同一符号を付して説明を省略する。
第３図Ａには、GTO１０のアノード電流ITの
波形が示されている。第３図Ａは主回路電流ITS
が小さくGTO１０のラツチング電流（保持電流）
以下になつた場合を示している。
波形が示されている。第３図Ａは主回路電流ITS
が小さくGTO１０のラツチング電流（保持電流）
以下になつた場合を示している。
GTO１０のラツチング電流以下に主回路電流
ITSがなつた場合、前述した従来のゲート制御方
法においては、GTO１０のゲート・カソード間
に逆バイアス電圧が印加されていないので、同図
に示すように、アノード電流ITはt2の時点からゆ
つくりと減少した後、t6においてオフする。すな
わち、GTO１０では、ゲートに信号がないとき、
アノード電流ITが小さくなると自然にターンオフ
するが、このときのスイツチング速度は極めて遅
い。
ITSがなつた場合、前述した従来のゲート制御方
法においては、GTO１０のゲート・カソード間
に逆バイアス電圧が印加されていないので、同図
に示すように、アノード電流ITはt2の時点からゆ
つくりと減少した後、t6においてオフする。すな
わち、GTO１０では、ゲートに信号がないとき、
アノード電流ITが小さくなると自然にターンオフ
するが、このときのスイツチング速度は極めて遅
い。
また、第３図Ｂには、GTOのアノード・カソ
ード間に印加される電圧波形が示されており、同
図に示すようにGTO１０がターンオフする場合
には、t2のタイミングからt6にかけてこのアノー
ド・カソード間電圧もゆつくりと減少する。
ード間に印加される電圧波形が示されており、同
図に示すようにGTO１０がターンオフする場合
には、t2のタイミングからt6にかけてこのアノー
ド・カソード間電圧もゆつくりと減少する。
第３図ＣにはGTO１０にて消費される電力wp
が示されており、前述したように、GTO１０は
ラツチング電流がかなり大きく、またターンオフ
するスイツチング速度（t2からt6の時間）も比較
的遅い。このため、GTO１０がターンオンする
際発生する消費電力wpは、第３図Ｃに示すよう
に過渡的に極めて大きな値となり、GTO１０自
体の破損事故を引き起こす原因となつていた。
が示されており、前述したように、GTO１０は
ラツチング電流がかなり大きく、またターンオフ
するスイツチング速度（t2からt6の時間）も比較
的遅い。このため、GTO１０がターンオンする
際発生する消費電力wpは、第３図Ｃに示すよう
に過渡的に極めて大きな値となり、GTO１０自
体の破損事故を引き起こす原因となつていた。
例えば、GTOとサイリスタとを比較すると、
サイリスタの場合にはGTOに比べてそのラツチ
ング電流が極めて小さいのでターンオフ時に過渡
的に発生する消費電力がほとんど問題とならない
くらいに小さく、従つてサイリスタターンオフ時
には消費電力に起因する破損事故はほとんど発生
しないが、これに対しGTO１０では前述した原
因により、このターンオフ時に過渡的に発生する
大きな消費電力wpにより素子自体が破壊されて
しまうという事故が引き起こされることが理解さ
れよう。
サイリスタの場合にはGTOに比べてそのラツチ
ング電流が極めて小さいのでターンオフ時に過渡
的に発生する消費電力がほとんど問題とならない
くらいに小さく、従つてサイリスタターンオフ時
には消費電力に起因する破損事故はほとんど発生
しないが、これに対しGTO１０では前述した原
因により、このターンオフ時に過渡的に発生する
大きな消費電力wpにより素子自体が破壊されて
しまうという事故が引き起こされることが理解さ
れよう。
以上説明したように、従来のゲート制御方法に
よれば、GTOのラツチング電流が大きいために、
そのアノード電流が小さいときにGTOが破壊す
るおそれがあつた。
よれば、GTOのラツチング電流が大きいために、
そのアノード電流が小さいときにGTOが破壊す
るおそれがあつた。
ところで、一般的には、前述した第２図におけ
る時間遅れT1を特別に設けることなく、例えば
実開昭55−133085号公報記載の技術のように、ゲ
ートターンオン信号のオフ直後にゲートターンオ
フ信号がオンされるように制作されるが、その従
来技術にはゲートターンオフサイリスタの小アノ
ード電流破損に関する問題点やその解決手段は全
く示されておらず、また、回路動作上の遅れによ
り完全には時間遅れT1を０とすることができず、
上述の不具合を生じていた。
る時間遅れT1を特別に設けることなく、例えば
実開昭55−133085号公報記載の技術のように、ゲ
ートターンオン信号のオフ直後にゲートターンオ
フ信号がオンされるように制作されるが、その従
来技術にはゲートターンオフサイリスタの小アノ
ード電流破損に関する問題点やその解決手段は全
く示されておらず、また、回路動作上の遅れによ
り完全には時間遅れT1を０とすることができず、
上述の不具合を生じていた。
従つて、これを解決するためにはどうしても積
極的に時間遅れT1を０とするような回路構成が
必要であり、これが課題であつた。
極的に時間遅れT1を０とするような回路構成が
必要であり、これが課題であつた。
本発明は、上記従来の課題に鑑みてなされたも
のであり、その目的は、アノード電流が小さいと
きGTOに破損事故が生じないGTOのゲート制御
方法及びGTOのゲート回路を提供することにあ
る。
のであり、その目的は、アノード電流が小さいと
きGTOに破損事故が生じないGTOのゲート制御
方法及びGTOのゲート回路を提供することにあ
る。
［課題を解決するための手段］
上記目的を達成するために、本発明はGTOの
ゲート制御方法は、GTOのゲート・カソード間
にターンオン用直流電圧を印加してGTOをター
ンオンさせ、GTOのゲート・カソード間にター
ンオフ用直流電圧を印加してGTOをターンオフ
させるGTOのゲート制御方法において、GTOタ
ーンオン時に、ターンオン用直流電圧とターンオ
フ用直流電圧とが同時に印加される期間を設ける
ことにより、この期間中発生する横流を電流制限
抵抗にて制限し、前記ターンオン用直流電圧がオ
フされると同時にGTOアノード電流を高速で遮
断制御し、GTOターンオフ時のGTOアノード電
流とアノードカソード間電圧とにより発生する損
失電力によりGTOが破壊されることを防止した
ことを特徴とする。
ゲート制御方法は、GTOのゲート・カソード間
にターンオン用直流電圧を印加してGTOをター
ンオンさせ、GTOのゲート・カソード間にター
ンオフ用直流電圧を印加してGTOをターンオフ
させるGTOのゲート制御方法において、GTOタ
ーンオン時に、ターンオン用直流電圧とターンオ
フ用直流電圧とが同時に印加される期間を設ける
ことにより、この期間中発生する横流を電流制限
抵抗にて制限し、前記ターンオン用直流電圧がオ
フされると同時にGTOアノード電流を高速で遮
断制御し、GTOターンオフ時のGTOアノード電
流とアノードカソード間電圧とにより発生する損
失電力によりGTOが破壊されることを防止した
ことを特徴とする。
更に本発明は、GTOをターンオンさせるため
のターンオン用直流電源と、該ターンオン用直流
電源に直列接続された第１のスイツチと、を有
し、GTOのゲート・カソード間に接続されたタ
ーンオン用ゲート回路と、GTOをターンオフさ
せるためのターンオフ用直流電源と、該ターンオ
フ用直流電源に直列接続された第２のスイツチ
と、を有し、GTOのゲート・カソード間に接続
されたターンオフ用ゲート回路と、前記第１のス
イツチと第２のスイツチとをオンオフ制御するス
イツチ制御回路と、を含み、該スイツチ制御回路
は前記第１のスイツチをオン駆動することにより
GTOのゲート・カソード間にターンオン用直流
電源の出力電圧を印加してGTOをターンオンさ
せ、他方第２のスイツチをオン駆動することによ
りGTOのゲート・カソード間にターンオフ用直
流電源の出力電圧を印加させてGTOをターンオ
フさせるGTOのゲート回路において、前記第１
のスイツチ−ターンオン用直流電源間と第１のス
イツチ−GTOのゲート間との間には電流制限回
路が接続され、該電流制限回路は、電流制限抵抗
と、GTOのターンオン／ターンオフ時にそれぞ
れ該電流制限抵抗を前記ターンオン用直流電源に
対して接続／開放するスイツチ回路と、から成
り、前記電流制限抵抗を以てターンオン用直流電
源とターンオフ直流電源との間に流れる横流を制
限し、これによりターンオフへの切換制御を瞬時
に実行可能に構成したことを特徴とする。
のターンオン用直流電源と、該ターンオン用直流
電源に直列接続された第１のスイツチと、を有
し、GTOのゲート・カソード間に接続されたタ
ーンオン用ゲート回路と、GTOをターンオフさ
せるためのターンオフ用直流電源と、該ターンオ
フ用直流電源に直列接続された第２のスイツチ
と、を有し、GTOのゲート・カソード間に接続
されたターンオフ用ゲート回路と、前記第１のス
イツチと第２のスイツチとをオンオフ制御するス
イツチ制御回路と、を含み、該スイツチ制御回路
は前記第１のスイツチをオン駆動することにより
GTOのゲート・カソード間にターンオン用直流
電源の出力電圧を印加してGTOをターンオンさ
せ、他方第２のスイツチをオン駆動することによ
りGTOのゲート・カソード間にターンオフ用直
流電源の出力電圧を印加させてGTOをターンオ
フさせるGTOのゲート回路において、前記第１
のスイツチ−ターンオン用直流電源間と第１のス
イツチ−GTOのゲート間との間には電流制限回
路が接続され、該電流制限回路は、電流制限抵抗
と、GTOのターンオン／ターンオフ時にそれぞ
れ該電流制限抵抗を前記ターンオン用直流電源に
対して接続／開放するスイツチ回路と、から成
り、前記電流制限抵抗を以てターンオン用直流電
源とターンオフ直流電源との間に流れる横流を制
限し、これによりターンオフへの切換制御を瞬時
に実行可能に構成したことを特徴とする。
［実施例］
以下、図面に基づいて本発明に係るGTOのゲ
ート制御方法の実施例と本発明に係るGTOのゲ
ート回路の実施例とを順次説明する。
ート制御方法の実施例と本発明に係るGTOのゲ
ート回路の実施例とを順次説明する。
先に本発明に係るGTOのゲート制御方法を第
１図装置を用いて説明する。本発明において特徴
的なことは、スイツチ１６がオフされる以前にお
いてスイツチ２０を必ずオンとし、GTO１０の
ゲート・カソード間に両直流電源１４，１８の出
力が同時に印加される区間を設けたことである。
この様子を示したのが第４図Ａ，Ｂであり、第４
図Ａはスイツチ１６へのスイツチ制御信号波形
を、そして第４図Ｂはスイツチ２０へのスイツチ
制御信号波形を示しており、第４図Ａ，Ｂにおい
て両スイツチ１６，２０が同時にオンされている
区間τ2が設けられていることが理解される。この
ときのゲート電流IGが第４図Ｃに示されており、
直流電源１８により時刻t5においてオフする。
１図装置を用いて説明する。本発明において特徴
的なことは、スイツチ１６がオフされる以前にお
いてスイツチ２０を必ずオンとし、GTO１０の
ゲート・カソード間に両直流電源１４，１８の出
力が同時に印加される区間を設けたことである。
この様子を示したのが第４図Ａ，Ｂであり、第４
図Ａはスイツチ１６へのスイツチ制御信号波形
を、そして第４図Ｂはスイツチ２０へのスイツチ
制御信号波形を示しており、第４図Ａ，Ｂにおい
て両スイツチ１６，２０が同時にオンされている
区間τ2が設けられていることが理解される。この
ときのゲート電流IGが第４図Ｃに示されており、
直流電源１８により時刻t5においてオフする。
本発明によれば、GTO１０のオン時において
ゲートがバイアスされているのでゲート電流ITが
小さな時でもオフすることがなく、主回路電流
ITSが第４図Ｄのようにオフされ、しかもアノー
ド・カソード間電圧VAKが第４図Ｅに示されるよ
うに変化する。
ゲートがバイアスされているのでゲート電流ITが
小さな時でもオフすることがなく、主回路電流
ITSが第４図Ｄのようにオフされ、しかもアノー
ド・カソード間電圧VAKが第４図Ｅに示されるよ
うに変化する。
従つて、GTO１０がターンオフする際過渡的
に発生する消費電力は極めて小さなものとなり、
第３図Ｃに示す従来のGTOターンオフ方法のよ
うに、過渡的に極端に大きな消費電力が発生する
こともない。
に発生する消費電力は極めて小さなものとなり、
第３図Ｃに示す従来のGTOターンオフ方法のよ
うに、過渡的に極端に大きな消費電力が発生する
こともない。
従つて、本発明によれば、GTO１０がそのタ
ーンオフ時に過渡的に発生する消費電力により破
壊されることはない。
ーンオフ時に過渡的に発生する消費電力により破
壊されることはない。
尚、本発明によれば第４図に示すようにGTO
ターンオフ時に、ターンオン用直流電圧（第４図
Ａ）とターンオフ用直流電圧（第４図Ｂ）とが同
時に印加される期間（t3〜t2）を設けることによ
り、GTO１０自体は第４図Ｄに示すように、タ
ーンオン用直流電圧（第４図Ｄ）がオフされる以
前に強制的にターンオフされることが理解されよ
う。
ターンオフ時に、ターンオン用直流電圧（第４図
Ａ）とターンオフ用直流電圧（第４図Ｂ）とが同
時に印加される期間（t3〜t2）を設けることによ
り、GTO１０自体は第４図Ｄに示すように、タ
ーンオン用直流電圧（第４図Ｄ）がオフされる以
前に強制的にターンオフされることが理解されよ
う。
次に本発明に係るGTOのゲート回路の好適な
実施例を説明する。
実施例を説明する。
第５図には本発明に係るGTOのゲート回路の
好適な実施例が示されており、第１図装置と同一
部材には同一符号を付して説明を省略する。
好適な実施例が示されており、第１図装置と同一
部材には同一符号を付して説明を省略する。
本実施例においては、抵抗１２ｄのゲート側と
スイツチ１６の直流電源１４側間に比較的高抵抗
の電流制限抵抗３０とスイツチ３２とが直列接続
された電流制限回路が接続されていることが特徴
的である。尚、スイツチ３２はスイツチ制御回路
１２ｃによりオンオフ制御されている。
スイツチ１６の直流電源１４側間に比較的高抵抗
の電流制限抵抗３０とスイツチ３２とが直列接続
された電流制限回路が接続されていることが特徴
的である。尚、スイツチ３２はスイツチ制御回路
１２ｃによりオンオフ制御されている。
本発明の好適な実施例は以上の構成からなり、
以下その作用を説明する。
以下その作用を説明する。
本実施例は、第１図装置に本発明に係るゲート
制御方法が適用された結果生ずる不都合を回避す
ることを目的としている。第１図装置において、
スイツチ１６及びスイツチ２０が同時にオンされ
ると、両直流電源１４，１８間に横流が流れ、こ
の結果、両直流電源１４，１８の出力電圧が低下
するという不都合が生ずる。両直流電源１４，１
８間には抵抗１２ｄが接続されているが、この抵
抗１２ｄは、GTO１０を確実にターンオフさせ
るために低抵抗であることが必要であるので、両
直流電源１４，１８間に流れる横流は大きくその
出力電圧の低下が著しい。
制御方法が適用された結果生ずる不都合を回避す
ることを目的としている。第１図装置において、
スイツチ１６及びスイツチ２０が同時にオンされ
ると、両直流電源１４，１８間に横流が流れ、こ
の結果、両直流電源１４，１８の出力電圧が低下
するという不都合が生ずる。両直流電源１４，１
８間には抵抗１２ｄが接続されているが、この抵
抗１２ｄは、GTO１０を確実にターンオフさせ
るために低抵抗であることが必要であるので、両
直流電源１４，１８間に流れる横流は大きくその
出力電圧の低下が著しい。
そこで、本実施例においては、ゲート回路１２
が前述のように構成され、かつスイツチ制御回路
１２ｃが、各スイツチ１６，３２，２０に第６図
Ａ，Ｂ，Ｃのスイツチ制御信号を供給する。すな
わち、スイツチ制御回路１２ｃによりスイツチ１
６は時刻t1でオン、時刻t2でオフとされ、スイツ
チ３２は時刻t1でオン、時刻t7でオフとされ、ス
イツチ２０は時刻t2と時刻t7との間の時刻t3にて
オンされる。
が前述のように構成され、かつスイツチ制御回路
１２ｃが、各スイツチ１６，３２，２０に第６図
Ａ，Ｂ，Ｃのスイツチ制御信号を供給する。すな
わち、スイツチ制御回路１２ｃによりスイツチ１
６は時刻t1でオン、時刻t2でオフとされ、スイツ
チ３２は時刻t1でオン、時刻t7でオフとされ、ス
イツチ２０は時刻t2と時刻t7との間の時刻t3にて
オンされる。
以上のように各スイツチ１６，２０，３２がオ
ンオフ制御されるので、各直流電源１４，１８の
出力電圧が同時にGTO１０のゲート・カソード
間に印加されているターンオフ時には、両直流電
源１４，１８間に抵抗値の大きな抵抗３０が挿入
されることになる。したがつて、このとき両直流
電源１４，１８間に流れる横流が抵抗３０により
制限されて、両直流電源１４，１８の出力電圧の
低下が防止される。尚、両直流電源１４，１８間
の横流をターンオフ時においてのみ制限すれば良
いので、スイツチ３２のオン駆動は、第６図Ｂに
破線で示したようにスイツチ１６オン駆動後の所
望の時刻t8において行つても良い。尚、第６図Ｄ
はゲート電流IGの波形を示したものであり、同図
において。第６図Ｂにおいてスイツチ３２をスイ
ツチ１６オン駆動後にオン駆動した場合のゲート
電流IGを示している。
ンオフ制御されるので、各直流電源１４，１８の
出力電圧が同時にGTO１０のゲート・カソード
間に印加されているターンオフ時には、両直流電
源１４，１８間に抵抗値の大きな抵抗３０が挿入
されることになる。したがつて、このとき両直流
電源１４，１８間に流れる横流が抵抗３０により
制限されて、両直流電源１４，１８の出力電圧の
低下が防止される。尚、両直流電源１４，１８間
の横流をターンオフ時においてのみ制限すれば良
いので、スイツチ３２のオン駆動は、第６図Ｂに
破線で示したようにスイツチ１６オン駆動後の所
望の時刻t8において行つても良い。尚、第６図Ｄ
はゲート電流IGの波形を示したものであり、同図
において。第６図Ｂにおいてスイツチ３２をスイ
ツチ１６オン駆動後にオン駆動した場合のゲート
電流IGを示している。
［発明の効果］
以上説明したように、本実施例によれば、両直
流電源１４，１８間に流れる横流を低減すること
ができるので、各々の出力電圧を低下させること
がないという利点を有する。
流電源１４，１８間に流れる横流を低減すること
ができるので、各々の出力電圧を低下させること
がないという利点を有する。
また、各スイツチ１６，２０，３２に通常トラ
ンジスタにより構成されるが、スイツチ１６にト
ランジスタを用いると、そのトランジスタのフオ
ールタイム及びストレージタイムの温度変化等に
よる変化により、前述した第４図Ａ，Ｂにおいて
両直流電源１４，１８の出力電圧がGTO１０の
ゲート・カソード間に印加される区間τ2が一定と
ならず、この区間τ2が延長されると両直流電源１
４，１８の出力電圧が低下する。しかしながら、
本実施例によれば、抵抗３０の抵抗値を十分大き
な値に設定すると前述した横流が大幅に制限され
るので、当該トランジスタのフオールタイム、ス
トレージタイムを十分大きくすることができる。
この結果、当該トランジスタの容量を大きくする
ことができ、ターンオフゲインの低いGTOでも
ゲート電流IGを大きくして十分なドライブが可能
である。
ンジスタにより構成されるが、スイツチ１６にト
ランジスタを用いると、そのトランジスタのフオ
ールタイム及びストレージタイムの温度変化等に
よる変化により、前述した第４図Ａ，Ｂにおいて
両直流電源１４，１８の出力電圧がGTO１０の
ゲート・カソード間に印加される区間τ2が一定と
ならず、この区間τ2が延長されると両直流電源１
４，１８の出力電圧が低下する。しかしながら、
本実施例によれば、抵抗３０の抵抗値を十分大き
な値に設定すると前述した横流が大幅に制限され
るので、当該トランジスタのフオールタイム、ス
トレージタイムを十分大きくすることができる。
この結果、当該トランジスタの容量を大きくする
ことができ、ターンオフゲインの低いGTOでも
ゲート電流IGを大きくして十分なドライブが可能
である。
第１図はGTOのゲート回路の回路説明図、第
２図、第３図は、第１図装置において従来のゲー
ト制御方法が適用された場合の各部波形図、第４
図は本発明に係るGTOのゲート方法が適用され
た第１図装置の各部波形図、第５図は本発明に係
るGTOのゲート回路の好適な実施例を示す回路
説明図、第６図は第５図実施例装置の各部波形図
である。 各図中、同一部材には同一符号を付し、１０は
GTO、１２はゲート回路、１２ａはターンオン
用ゲート回路、１２ｂはターンオフ用ゲート回
路、１２ｃはスイツチ制御回路、１４は直流電
源、１６はスイツチ、１８は直流電源、２０はス
イツチ、３０は電流制限抵抗、３２はスイツチで
ある。
２図、第３図は、第１図装置において従来のゲー
ト制御方法が適用された場合の各部波形図、第４
図は本発明に係るGTOのゲート方法が適用され
た第１図装置の各部波形図、第５図は本発明に係
るGTOのゲート回路の好適な実施例を示す回路
説明図、第６図は第５図実施例装置の各部波形図
である。 各図中、同一部材には同一符号を付し、１０は
GTO、１２はゲート回路、１２ａはターンオン
用ゲート回路、１２ｂはターンオフ用ゲート回
路、１２ｃはスイツチ制御回路、１４は直流電
源、１６はスイツチ、１８は直流電源、２０はス
イツチ、３０は電流制限抵抗、３２はスイツチで
ある。
Claims (1)
- 【特許請求の範囲】 １ GTOのゲート・カソード間にターンオン用
直流電圧を印加してGTOをターンオンさせ、
GTOのゲート・カソード間にターンオフ用直流
電圧を印加してGTOをターンオフさせるGTOの
ゲート制御方法において、 GTOターンオン時に、ターンオン用直流電圧
とターンオフ用直流電圧とが同時に印加される重
ね印加期間を設けることにより、この期間中発生
する横流を電流制限抵抗にて制限し、前記ターン
オン用直流電圧がオフされると同時にGTOアノ
ード電流を高速で遮断制御し、GTOターンオフ
時のGTOアノード電流とアノードカソード間電
圧とにより発生する損失電力によりGTOが破壊
されることを防止したことを特徴とするGTOの
ゲート制御方法。 ２ GTOをターンオンさせるためのターンオン
用直流電源と、該ターンオン用直流電源に直列接
続された第１のスイツチと、を有し、GTOのゲ
ート・カソード間に接続されたターンオン用ゲー
ト回路と、 GTOをターンオフさせるためのターンオフ用
直流電源と、該ターンオフ用直流電源に直列接続
された第２のスイツチと、を有し、GTOのゲー
ト・カソード間に接続されたターンオフ用ゲート
回路と、 前記第１のスイツチと第２のスイツチとをオン
オフ制御するスイツチ制御回路と、を含み、 該スイツチ制御回路は前記第１のスイツチをオ
ン駆動することによりGTOのゲート・カソード
間にターンオン用直流電源の出力電圧を印加して
GTOをターンオンさせ、他方第２のスイツチを
オン駆動することによりGTOのゲート・カソー
ド間にターンオフ用直流電源の出力電圧を印加さ
せてGTOをターンオフさせるGTOのゲート回路
において、 前記第１のスイツチ−ターンオン用直流電源間
と第１のスイツチ−GTOのゲート間との間には
電流制限回路が接続され、 該電流制限回路は、 電流制限抵抗と、GTOのターンオン／ターン
オフ時にそれぞれ該電流制限抵抗を前記ターンオ
ン用直流電源に対して接続／開放するスイツチ回
路と、から成り、 前記電流制限抵抗を以てターンオン用直流電源
とターンオフ直流電源との間に流れる横流を制限
し、これによりターンオフへの切換制御を瞬時に
実行可能に構成したことを特徴とするGTOのゲ
ート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133986A JPS5758416A (en) | 1980-09-26 | 1980-09-26 | Gate control method and gate circuit for gto |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133986A JPS5758416A (en) | 1980-09-26 | 1980-09-26 | Gate control method and gate circuit for gto |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758416A JPS5758416A (en) | 1982-04-08 |
| JPH0154891B2 true JPH0154891B2 (ja) | 1989-11-21 |
Family
ID=15117706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55133986A Granted JPS5758416A (en) | 1980-09-26 | 1980-09-26 | Gate control method and gate circuit for gto |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758416A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NZ182873A (en) * | 1976-01-02 | 1980-11-28 | Amp Inc | Wire slitting terminal and integral housing for same |
| JPS53129262U (ja) * | 1977-05-02 | 1978-10-13 | ||
| JPS55111672A (en) * | 1979-02-20 | 1980-08-28 | Toshiba Corp | Inverter gate control system using gate turn off thyristor |
-
1980
- 1980-09-26 JP JP55133986A patent/JPS5758416A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758416A (en) | 1982-04-08 |
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