JPH0157818B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はパイプライン操作を行うよう作られた
デイジタル・プロセサに関する。該プロセサはル
ーチン的処理操作を制御するインストラクシヨ
ン・ワードのストリームおよびデータ・ワードの
ストリームを提供するソースと、表現式により表
わされる操作を実行する選択された処理サブセク
シヨンにより１つのデータ・ワードを他のデー
タ・ワードで処理し、それによつて結果として得
られたデータ・ワードを発生する演算セクシヨン
と、該演算セクシヨンから結果として得られるデ
ータ・ワードを受信する目的場所回路を含んでい
る。 デイジタル計算機は通常メモリ、入出力回路、
制御装置および演算セクシヨンを含んでいる。メ
モリは計算機を制御する計算機プログラムおよび
演算セクシヨンによつて操作されるデータのソー
スである。演算セクシヨンは予め定められた仕方
でデータを処理する手段を提供する回路を含んで
いる。制御装置は操作のタイミングおよび操作す
べきデータの転送を調整する制御信号を提供す
る。入出力回路は計算機と外部装置の間で情報を
転送する手段を提供する。 計算速度を増すため、ある種のデイジタル計算
機ではデイジタル操作を行うよう作られている。
パイプライン操作を行うため演算セクシヨンは同
時に動作し、全体として１つの汎用構成を成して
いる１群の特殊回路を含んでいる。これら特殊回
路は独立に動作し、各々汎用プロシージヤ中の特
定のタスクを実行する。パイプライン操作はプロ
セスを個々の特殊回路が実行する幾つかのサブプ
ロセスに分割する。相続くサブプロセスは工場に
おける組立ラインと類似したオーバラツプ・モー
ドで実行される。新らしいオペランドは各サイク
ルにおいて演算セクシヨンの入力に加えられる。
演算セクシヨンの異なるサブセクシヨンは後続サ
イクルにおいて逐次そのタスクを実行する。その
結果は各サイクル毎に得られる。各々の特殊回路
はある巡回速度でそれ自身のタスクを実行する。 パイプライン・プロセサの制御は極めて複雑な
問題を提起する。何故ならばデータおよびインス
トラクシヨンは定常状態動作期間中パイプライン
中にスタツクされるからである。 今日までパイプライン式デイジタル・プロセサ
は夫々のパイプライン・ストリーム中においてデ
ータ・ワードおよびインストラクシヨンをメモリ
から演算セクシヨンおよび制御セクシヨンに転送
するよう設計されて来た。データ・ワードは１つ
のバスによつてメモリから演算セクシヨンに転送
される。インストラクシヨンは他のバスによつて
メモリから制御セクシヨンに転送される。これら
２つの別個のバスを使用することによりバスの争
奪を緩和し、パイプライン式データ・ストリーム
およびパイプライン式インストラクシヨン・スト
リームを１つのセクシヨンから他のセクシヨンへ
極めて迅速に転送することを可能とする。その結
果、計算速度が向上する。 しかし、プロセサの設計者がこのパイプライン
式アーキテクチヤのプロセサを単一の集積回路チ
ツプとして製造したい場合には問題が生じる。即
ちプロセサの論理回路およびバス構成はチツプ上
に極めて大きなスペースを占有し、従つてチツプ
は極めて高価となる。 この問題は本発明に従うパイプライン式操作を
行うよう作られたデイジタル・プロセサにより解
決された。ここで該デイジタル・プロセサはすべ
ての処理サブセクシヨンの操作を制御するため各
プロセサ・サイクル中において単一の正規インス
トラクシヨン・ワードを受信する制御回路を含
み、各処理サブセクシヨンは他の処理サブセクシ
ヨンとは異なる表現式と関連する操作を実行し、
単一の正規インストラクシヨンにより制御される
すべての操作は単一のプロセサ・サイクル中に実
行され、単一の正規インストラクシヨン・ワード
をソースから制御回路に転送し、データ・ワード
をソースから演算セクシヨンに転送し、結果とし
て得られるデータ・ワードを演算セクシヨンから
目的場所に転送する各プロセサ・サイクル期間時
分割使用される共通バスを含むことにより特徴づ
けられる。 本発明は付図を参照した以下の詳細な記述から
より良く理解されよう。 第１図および２図を参照するとパイプライン・
デイジタル信号プロセサの全体のアーキテクチヤ
が示されている。 読み出し専用メモリ（ROM）１００はインス
トラクシヨンおよび固定データ・ワードを記憶し
ている。インストラクシヨンはROMから共通デ
ータおよび制御バス１０１を通してインストラク
シヨン・レジスタIR―Ｃ１３１、IR―Ｌ，Ｍ，
Ｎ１３３およびIR―Ｓ，Ｔ１３４に夫々転送さ
れる。インストラクシヨンの１部はインストラク
シヨン・レジスタにも分配される。固定データ・
ワード、即ち係数ワードはROMから共通データ
および制御バス１０１を通して係数レジスタ１０
２に転送される。レジスタ１０２はREG Ｘと名
付けられている。その理由は係数は以下において
Ｘなる記号で表わされることによる。 ランダム・アクセス・メモリ（RAM）１０５
は外部情報源から、またはこのプロセサの演算セ
クシヨンの出力から加えられる可変データ・ワー
ドを記憶する。可変データ・ワードはRAMから
共通データおよび制御バス１０１を通して可変デ
ータ・レジスタ１０６にに転送される。レジスタ
１０６はREG Ｙと名付けられている。その理由
は可変データ・ワードは以下Ｙなる記号で表わさ
れるからである。ユーザーの選択によりRAMは
可変データ・ワードと共に固定データ・ワード、
即ち係数を記憶することも出来る。 レジスタ１０２および１０６は夫々演算セクシ
ヨン１１０の入力として加えられるオペランドで
ある係数ワードおよび可変データ・ワードの順序
系列を記憶する。これらオペランドの系列は乗算
サブセクシヨン１１２、アキユミユレータ・サブ
セクシヨン１１５および丸めならびにオーバーフ
ロー回路サブセクシヨン１１６を通してパイプラ
イン式に処理される。丸められた出力ワードは
REG Ｗと名付けられたレジスタ１１８中に生成
される。ここでREG Ｗなる名称は丸められた出
力ワードが以下Ｗなる記号で表わされることによ
る。 セレクタ回路１２０が演算セクシヨン中に設け
られている。該回路１２０はレジスタ１０６中に
記憶された可変データ・ワードｙかまたはレジス
タ１１８中に記憶された丸められた出力ワードｗ
のいずれかを演算セクシヨンからの出力ワードと
してデータ・バス１０１に加える。丸められた出
力ワードｗは演算セクシヨンにより実行されるあ
る種の操作の結果として得られる。選択された出
力ワードはレジスタ１０６またはレジスタ１１８
から共通データおよび制御バス１０１を通してラ
ンダム・アクセス・メモリ１０５の如き書き込み
可能な場所に転送される。 先に述べた如く、デイジタル信号プロセサ用の
インストラクシヨンはROM１００中に記憶され
ている。第４図に示すように各々のプロセサ・サ
イクルの期間中、単一のインストラクシヨンがア
ドレス演算ユニツト、即ちセクシヨン１２４によ
つて発生されたアドレスを有するロケーシヨンの
ROMから自動的に読み出される。アドレス演算
セクシヨン中のプログラム・カウンタ・レジスタ
PCからのアドレスはアドレス・バス１２８を通
してROMのアドレス回路に加えられる。ROM
は各々のプロセサ・サイクル期間中、共通データ
および制御バスを通して取り出した単一のインス
トラクシヨンをプロセサの異なるセクシヨンと関
連した種々のインストラクシヨン・レジスタIR
―Ｃ，IR―Ｌ，Ｍ，ＮおよびIR―Ｓ，Ｔに送出
する。 デイジタル信号プロセサ中で使用される各々の
インストラクシヨン、即ちオペコードは複数個の
制御フイールド、即ち制御メツセージを含んでお
り、各々の制御メツセージには以下で使用する名
称ｌ，ｍ，ｎ，ｓおよびｔが付与されている。演
算セクシヨン１１０と関連する制御フイールド・
レジスタIR―Ｌ，Ｍ，Ｎは乗算、累算および丸
め操作の制御と夫々関連するインストラクシヨ
ン・フイールドｌ，ｍおよびｎの如きあるフイー
ルドを受信する。アドレス演算セクシヨン１２４
と関連する制御フイールド・レジスタIR―Ｓ，
Ｔはインストラクシヨン・フイールドｓおよびｔ
を受信する。これらインストラクシヨン・フイー
ルドはオペランドｘおよびｙのフエツチおよびセ
レクタ回路１２０により選択された出力ワードの
記憶を制御するアドレス・レジスタの修飾の制御
と関連を有している。 アドレス演算セクシヨン１２４は２組のレジス
タ１４１および１４２、アドレス・バス・ラツチ
１４５、加算器１４７および加算器ラツチ１５０
を含んでいる。 レジスタRX，RY，RDおよびPCを含む１組
のレジスタ１４１はメモリ・アドレスを記憶する
よう作られている。レジスタRX中に記憶された
アドレスはRAMまたはROM中のロケーシヨン
中に記憶された係数ワードをアクセスするのに使
用することが出来る。レジスタRY中に記憶され
たアドレスはRAM中のロケーシヨン中に記憶さ
れた可変データ・ワードをアクセスするのにのみ
使出出来る。レジスタRD中に記憶されたアドレ
スは結果として得られたデータ・ワードをRAM
中のロケーシヨンの如きある場所に書き込むのに
使用出来る。プログラム・カウンタ・レジスタ
PC中に記憶されたアドレスはROM中の次のイン
ストラクシヨンまたは固定データ・ワードをアク
セスするのに使用される。 レジスタの第２の組１４２はレジスタRX、
RYおよびRD中に記憶されたアドレスを自動的
に歩進させるのに使用される可変歩進値を記憶し
ている。あるいは記憶されたアドレスを１組の固
定歩進値の内の１つで歩進させても良い。 デイジタル信号プロセサの動作は２つの型のイ
ンストラクシヨンにより制御される。正規のイン
ストラクシヨンが殆んどの場合使用される。これ
らインストラクシヨンは信号処理期間中の演算操
作の特性を制御する。時々使用される他の型のイ
ンストラクシヨンは補助インストラクシヨンと呼
ばれる。１つの特定の補助インストラクシヨンは
アドレス演算セクシヨン中のアドレス・レジスタ
またはアドレス歩進レジスタのローデイングを制
御する。 インストラクシヨンの開始系列は初期アドレス
から開始されるROM中に記憶されており、リセ
ツト回路はプログラム・カウンタ・レジスタPC
を初期アドレスに設定するものと仮定している。
リセツト操作に続いて、典型例ではアドレスをア
ドレス・レジスタRX，RYおよびRD中に記憶
し、歩進値を歩進レジスタRI，RJおよびRK中に
記憶するインストラクシヨン系列が実行される。
これらレジスタは補助インストラクシヨンにより
セツトされる。通常レジスタRI，RJおよびRK中
に記憶された値はずつとその中に保持されるのに
対し、レジスタRX，RYおよびRD中の値は正規
のインストラクシヨン系列を実行するに従つて
時々刻々変化される。 プロセサがリセツトされ、アドレスおよび歩進
値が記憶された後、プロセサは妥当なプログラム
をランさせてデイジタル信号を処理する。信号を
処理するのに使用されるインストラクシヨンのほ
とんどは正規の演算インストラクシヨンである。 レジスタRX，RY，RD，PC，RI，RJおよび
RKの各々の情報は補助インストラクシヨンによ
り任意の特定の値にセツトすることが出来る。例
えばアドレス・レジスタRYにロードする第１の
インストラクシヨンはあるプロセサ・レジスタが
ロードされるべきことを指示する。 この第１のインストラクシヨンにおいて制御フ
イールドｃは所望の情報を含んでいる。この制御
フイールドｃはインストラクシヨン・フエツチ・
サイクルの間インストラクシヨン・レジスタIR
―Ｃ中に記憶されている。 第１のインストラクシヨンと関連を有し、該イ
ンストラクシヨンがデコードされるプロセサ・サ
イクルの期間中アドレス演算セクシヨン１２４中
にロードされる固定データ・ワードはどのアドレ
ス・レジスタにロードすべきかに関する情報およ
びロードすべき歩進値を定める情報を提供する。
制御フイールドおよび値フイールドはメモリから
共通データおよび制御バス１０１を通して制御フ
イールド・レジスタXSR１８５および値フイー
ルド・レジスタXSL１８４に転送される。 第１のインストラクシヨンが実行されている
間、レジスタXSR中の制御フイールドはデコー
ダ１５７でデコードされ、適当なアドレス・レジ
スタが選択される。レジスタXSLからアドレ
ス・レジスタRY中にロードされる値は第１のイ
ンストラクシヨンの実行サイクル中においてセレ
クタ回路１５８およびバス１６０を通してレジス
タ１４１および１４２に加えられる。 歩進レジスタRIにロードする第２のインスト
ラクシヨンは１つのプロセサ・レジスタがロード
されるべきことを指示する。アドレス・レジスタ
RYを設定することに関して上で述べた例と同じ
ように、第２のインストラクシヨンと関連した固
定データ・ワードはセツトされるべきレジスタお
よびロードされるべき値を形成する値フイールド
を指定する制御フイールドを提供する。固定デー
タ・ワードのフイールドはレジスタXSRからデ
コーダ１５７およびバス１３７を通して加えら
れ、１組のレジスタ１４２中から選択された歩進
レジスタを決定し、更にレジスタXSLからセレ
クタ１５８およびバス１６０を通して加えられ、
第２のインストラクシヨンの実行サイクル中に選
択された歩進レジスタ中にロードされるべき値を
形成する。 正規インストラクシヨンおよび補助インストラ
クシヨンを処理している期間中、インストラクシ
ヨンからの制御フイールドｓおよびｔはそのイン
ストラクシヨンがフエツチされるときインストラ
クシヨン・レジスタIR―Ｓ，Ｔ中に記憶されて
いる。これらフイールドは次のプロセサ・サイク
ル期間中にデコーダ１５３でデコードされ、デコ
ードされた情報はAAU制御回路１５４中にラツ
チされる。このデコードされた情報はフエツチ後
インストラクシヨン実行サイクル、即ち第２のプ
ロセサ・サイクル期間中レジスタの組１４１およ
び１４２にバス１３５を介して加えられる。アド
レス・レジスタおよび歩進レジスタあるいは一定
歩進値がバス１３５上の情報により選択される。
アドレスはアドレス・バス・ラツチ１４５および
加算器１４７の入力に加えられる。歩進値は同時
に加算器１４７の他の入力に加えられ、それによ
つてアドレスを歩進させ、該歩進されたアドレス
を１マシン・ステートの間加算器ラツチ１５０中
に記憶する。次のマシン・ステートの期間中、歩
進されたアドレスはバス１３６を通して１組のア
ドレス・レジスタ１４１に加えられる。 それと同時に正規インストラクシヨンの処理期
間中、フイールドｓおよびｔ内の情報の１部分は
遅延回路１５５中の単一マシン、ステート遅延素
子を通して加えられる。この遅延された情報は上
述したアドレス操作の後にどのアドレス・レジス
タ１４４に書き込むべきかを決定する選択情報を
提供する。次のマシン・ステートにおいて、遅延
された情報はデコーダ１５７でデコードされ、バ
ス１３７を介してアドレス・レジスタ１４１に加
えられる。このとき、加算器ラツチ１５０中に記
憶された歩進されたアドレスは選択されたアドレ
ス・レジスタ中に書き込まれ、それによつてアド
レス選択の後でアドレスは修飾される。 補助レジスタ・セツト・インストラクシヨンの
処理期間中、ポスト修飾されたアドレスをアドレ
ス・レジスタ中に再び書き込れる上述の操作に先
行してレジスタ・セツト操作が実行される。この
先行するレジスタ・セツト操作は信号路１３８、
AAU制御回路１５４および遅延回路１５５を通
して論理回路１２２から加えられる情報に応動し
てデコーダ１５７により実行される。 レジスタ・セツト・インストラクシヨンがアド
レス・レジスタの書き込みに先行するとき、アド
レス・レジスタを選択する情報はレジスタXSR
からデコーダ１５７およびバス１３７を通してア
ドレス・レジスタ・セツト１４１に加えられる。
レジスタXSRからの情報は同時にデコーダ１５
７およびバス１３７を通してバス１３７上の情報
の代りにバス１６０上の情報を選択するのに加え
られる。 アドレス演算セクシヨン１２４はメモリ１００
および１０５中のロケーシヨンをアクセスするた
めアドレス・バス・ラツチ１４５を通してアドレ
スを伝送し、加算器１４７中で新らしいアドレス
を発生し、アドレス・レジスタRX，RY，RDお
よびPCをセツトする。 第４図は各プロセサ・サイクル期間中に伝送さ
れる１連の４アドレスとしてアドレスがメモリに
伝送される状態を示している。アドレスの１つは
各プロセサ・サイクル期間中の４つのマシン・サ
イクルの各々の期間中に伝送される。第１のマシ
ン・ステート期間中に伝送される第１のアドレス
はプログラム・カウンタ・レジスタPC中に記憶
されるアドレスである。第４図に示すように、こ
のアドレスは各プロセサ・サイクルの第１のマシ
ン・ステートの期間中自動的に伝送される。第２
のマシン・ステート期間中に伝送される第２のア
ドレスはレジスタRDまたはレジスタRX中に記
憶されたアドレスである。第３のマシン・ステー
ト期間中に伝送される第３のアドレスはレジスタ
RXまたはプログラム・カウンタ・レジスタPC中
に記憶されたアドレスである。第４のマシン・ス
テート期間中に伝送される第４のアドレスはレジ
スタRY中に記憶されたアドレスである。 アドレス演算セクシヨンにより伝送された各ア
ドレスはプロセサ・サイクルの上述のマシン・ス
テート期間中アドレス・バス・ラツチ１４５中に
ラツチされる。またこれらマシン・ステート期間
中、アドレスは歩進レジスタRI，RJおよびRKの
内の１つから読み出された歩進値だけアドレス演
算ユニツト加算器１４７で歩進されるか、または
レジスタPCからのアドレスの場合にはアドレス
は＋１だけ歩進される。これら歩進操作はアドレ
スがラツチされるのと同じマシン・ステート期間
中内において実行される。 選択されたアドレスおよび歩進レジスタの同定
はアドレス操作の前に適当な制御フイールドをイ
ンストラクシヨン・レジスタIR―Ｓ，Ｔに加え
ることにより実行され、それによつて適当なコー
ドがアドレスの伝送されるマシン・ステート期間
中にアドレスおよび歩進レジスタの両方にアクセ
スするべく加えられる。アドレスおよび歩進値の
両者共加算器１４７によつて読み出され、加算さ
れる。その結果得られた歩進されたアドレスは加
算器ラツチ１５０中に記憶され、アドレスはアド
レス・バス・ラツチ１４５から伝送される。 どのアドレス・レジスタが選択されたかを示す
コードは遅延回路１５５を通してデコード・レジ
スタ回路１５７に転送される。遅延回路およびデ
コーデイングは加算器ラツチ１５０中に記憶され
た歩進されたアドレスがアドレス・レジスタ（伝
送されたアドレスはこのレジスタからフエツチさ
れたものである）中に書き込まれるように設計さ
れている。このようにして伝送されたアドレスは
該アドレスがメモリ１０１および１０５は伝送さ
れるプロセサ・サイクル期間中ポスト修飾、即ち
ポスト歩進される。 再び第２図を参照すると、演算セクシヨン１１
０はパイプライン動作を行うよう構成されてい
る。係数ワードｘおよび可変データ・ワードｙは
共通データおよび制御バス１０１を通してメモリ
から係数ワード・レジスタ１０２および可変デー
タ・ワード・レジスタ１０６に加えられるオペラ
ンドである。丸められた出力ワードｗもまたある
種の操作に対するオペランドであり、レジスタ１
１８中に記憶されている。新らしいオペランドは
正規インストラクシヨンの各プロセサ・サイクル
期間中上記レジスタの各々の中に加えられる。 演算セクシヨン１１０は異なる回路フイールド
ｌ，ｍおよびｎに応動して独立して制御可能な３
つのサブセクシヨンを含んでいる。インストラク
シヨンのフエツチ・サイクル期間中、フイールド
ｌ，ｍおよびｎはインストラクシヨン・レジスタ
IR―Ｌ，Ｍ，Ｎ中に記憶されている。次のプロ
セサ・サイクルにおいて、これらフイールドはデ
コーダ回路１１３中でデコードされ、その結果は
レジスタREG Ｆ１８８中に記憶される。次のプ
ロセサ・サイクル期間中、この情報は演算セクシ
ヨンの種々のサブセクシヨンに制御信号を供給す
るべくAU制御回路１１４に転送される。この後
者のプロセサ・サイクルはインストラクシヨンの
実行サイクルである。制御信号はサブセクシヨン
の各々において得られる処理操作のオプシヨンの
内からどれを選択すべきかに関する情報を提供す
る。乗算器サブセクシヨン１１２は典型例では各
プロセサ・サイクル期間中２つのオペランドの積
を発生する。典型的な乗算操作にあつては、１つ
のオペランドは係数のワードｘであり、第２のオ
ペランドは可変データ・ワードｙまたは丸められ
た出力ワードｗである。 係数ワードｘは16ビツト・ワードである。これ
ら16ビツトは共通データおよび制御バスの上位ビ
ツト導線からレジスタ１０２中に取り入れられ
る。選択回路１６２は各プロセサ・サイクルの４
つのマシン・ステートの各期間中１時に４ビツト
最下位ビツトから最上位ビツトまで16ビツトの係
数ワードを走査する。他の選択回路１６３はそれ
と同時に20ビツトの可変データ・ワードｙまたは
20ビツトの丸められた出力ワードｗを選択する。 当業者にあつては周知のブースのアルゴリズム
に基づく乗算が実行される。このようにしてブー
スの論理回路１６５は相続く４ビツトに応動して
部分積を発生するための制御信号を発生する。 各マシン・ステート期間中のブースの論理回路
１６５からの出力はレジスタ１６６中にラツチさ
れる。この出力は回路１６８に加えられ、該回路
１６８はデータ選択により部分積を発生する。 これら部分積は以前の和およびキヤリイに加算
することにより累積される。加算器１７０は部分
積を以前の和およびキヤリイ情報と加算し、その
結果得られた36ビツトの中間オペランド、即ち積
ワードｐを積レジスタＰ１９１中に記憶する。関
連するレジスタＳ１９０およびＣ１８９は夫々各
プロセサ・サイクル期間中に発生された和および
キヤリイ情報を記憶する。 演算セクシヨンはパイプライン動作を行々よう
作られているから、積レジスタＰ１９１は正規イ
ンストラクシヨンの各プロセサ・サイクル期間中
新らしい中間オペランド、即ち積ワードｐを受信
する。この積ワードｐはバス１７２を通して中間
オペランドとして累算器サブセクシヨン１１５の
入力に加えられる。 累算器サブセクシヨンにおいては、積ワードｐ
は加算器回路１７５の入力として加えられる前に
回路１７４によりシフトされる40ビツトの出力ワ
ードａと加算される。加算器回路１７５は和およ
びキヤリイ情報を生成し、該情報はレジスタ１７
７中に記憶される。この和およびキヤリイ情報は
各プロセサ・サイクル期間中レジスタ１７７中に
記憶されている。キヤリイは加算器１７８中のキ
ヤリイ・ルツク・アヘツド論理回路により決定さ
れる。加算器１７８からの出力は結果として得ら
れる出力ワードａと共に論理回路１８０の入力に
加えられ、レジスタＡ中に記憶される結果として
得られる40ビツトの出力ワードａの次の値を発生
する。この結果として得られるワードは正規イン
ストラクシヨンの各プロセサ・サイクルの期間中
レジスタＡ１９２で発生され、そこに記憶され
る。 結果として得られる出力ワードａの１部分は10
ビツト毎にスライスされ丸めおよびオーバフロー
回路サブセクシヨン１１６の入力として加えられ
る。これらスライスは丸め回路１８２およびオー
バフロー論理回路１８４を通して各プロセサ・サ
イクルの３つの連続したマシン・ステートの間に
20ビツトの丸められた出力のためのレジスタＷに
加えられる。第４のマシン・ステートにおいて、
レジスタＷ中の値は、レジスタＡ中の値が大きす
ぎて20ビツトのレジスタＷ１１８中に入らないと
き、オーバフローに対して補正が行なわれる。次
に丸められた出力ワードは共通データおよび制御
バス１０１を通してRAM中のロケーシヨンの如
き場所に転送され、そこで記憶される。 演算セクシヨンの３つのサブセクシヨン（乗算
器、累算器および丸め）は１プロセサ・サイクル
内において夫々の基本動作を実行する。これらサ
ブセクシヨンの出力はプロセサ・サイクル毎にレ
ジスタ中に記憶され、それによつて次段に接続さ
れたサブセクシヨンは後続のプロセサ・サイクル
を開始するとき安定した入力を利用出来る。 演算セクシヨン１０およびアドレス演算セクシ
ヨン１２４の制御は共通データおよび制御バス１
０１を通してメモリ１００から加えられるインス
トラクシヨンのパイプライン・ストリームにより
実行される。第４図と関連して先に述べたよう
に、単一のインストラクシヨンが各プロセサ・サ
イクル期間中メモリから読み出される。このイン
ストラクシヨンは幾つかのインストラクシヨン・
フイールド、即ち制御メツセージｌ，ｍ，ｎ，
ｓ、およびｔを含んでいる。フイールドｌ，ｍお
よびｍは演算セクシヨン１１０のサブセクシヨン
を制御するため共通バス１０１を通してレジスタ
IR―Ｌ，Ｍ，Ｎに転送される。フイールドｓお
よびｔはレジスタRX，RY，RDおよびPC中に
記憶されたアドレスの選択および歩進を制御する
ため共通バス１０１を通してレジスタIR―Ｓ，
Ｔに転送される。 処理のパイプライン制御による装置の動作は以
下に述べる特定の動作例により良く理解されよ
う。 完備した正規アセンブリ言語インストラクシヨ
ンは所望の演算操作を実行するのに必要なすべて
の情報を含んでいる。デイジタル信号プロセサ用
アセンブリ言語インストラクシヨンはメモリへの
アクセスの制御および演算サブセクシヨンおよび
アドレス演算サブセクシヨンの動作の制御を行う
よう設計されている。演算サブセクシヨンは乗算
および加算操作を連続的に実行する。正規の演算
セクシヨンの動作は以下の一般式で特徴づけられ
る。 ｘ・ｆ（ｙ）＋fa(a)→ａ｛→ｗ｝ ｘ・ｆ（ｗ）＋fa(a)→ａ｛→ｗ｝ ここで ｘはROMから通常フエツチされる16ビツトの
係数ワードである。この係数ワードｘはまた
PAMまたは入出力回路２００からフエツチされ
ることも可能であり、通常すべての演算操作に対
する値を有している。 ｙはRAMから通常フエツチされる20ビツトの
データ・ワードである。このデータ・ワードはま
た入出力回路２００からフエツチすることも出来
る。 ａはアキユミレータ・レジスタＡ１９２の40ビ
ツトの内容を表わす。アキユミレータ・レジスタ
Ａ１９２において下位36ビツトは16ビツト×20ビ
ツトの乗算積を累積するのに使用される。上位４
ビツトは累積操作におけるオーバフロー保護の役
目を果す。 ｗはアキユミレータの20ビツトより成る丸めら
れた、即ち打切られた出力である。丸められた出
力ｗの最下位ビツトはアキユミレータの内容ａの
最下位ビツトから14番号のビツトに対応する。こ
のビツトの対応関係はデータ・ワードｙおよび丸
められた出力ｗが整数であり、係数ワードｘは通
常―２ｘ２なる範囲に制限されているという
仮定と矛盾しない。 ｆはデータ・ワードｙまたは丸められた出力ｗ
の関数を表わす。この関数は変数ｙまたはｗの実
際の値、符号または絶対値であつても良い。 faはアキユミレータの内容ａ（例えばａ，―ａ，
０，2a等）の関数を表わす。 変数ｘ，ｙ，ｗおよびｐは演算セクシヨン・レ
ジスタＸ１０２，Ｙ１０６，Ｗ１１８およびＰ１
９１に夫々含まれている。 前述の一般的表現式は３つの操作がプロセサに
よつて実行されることを意味している。 (1) 積ｐ＝ｘ・ｆ（ｙ）またはｐ＝ｘ・ｆ（ｗ）の
１方が形成され、乗算器の出力に位置する積レ
ジスタＰ中に記憶される。 (2) 結果として得られるワードａ＝ｐ＋fa(a)の累
算はアキユミユレータで実行される。 (3) 次に必要な場合にはアキユミユレータの結果
として得られるワードａが丸められ、丸められ
た出力は丸められた出力レジスタＷ中に書き込
まれる。 これら３つの操作の各々はデイジタル信号プロ
セサの１プロセサ・サイクル期間中に完了され
る。典型例では操作期間中係数ワードｘはある値
を有しており、乗算により積ｐが形成される。ま
た典型例では各サイクル期間中、３つの型の操作
すべてが演算セクシヨンの異なるサブセクシヨン
により同時に実行される。あるインストラクシヨ
ンの場合には３つの操作の内の１つまたはそれ以
上が生じないこともある。１プロセサ・サイクル
期間中に１サブセクシヨンにより実行される操作
は他のサブセクシヨン中で同時に評価されている
表現式とは異なる一般表現式の部分的な評価を行
うことである。 アセンブリ言語のインストラクシヨンはマシン
言語インストラクシヨンに変換され、該変換され
たインストラクシヨンはデイジタル信号プロセサ
を実際に制御するためメモリ中に記憶される。操
作は互いに関連しており、すべての操作はプロセ
サ内で同時に生起するから、常時種々のレジスタ
中に何が記憶されており、どの操作がそれに対し
て実行されているかを知つていることが必要であ
る。 プロセサ操作に積ワードｐのどの値が関与して
おり、アキユミユレータの内容ａのどの値が関与
しているのかについて混乱が生じないようにアセ
ンブリ言語を用いて記述する場合に操作を次の順
序で行うことを推奨する。 ｛ｗ←ａ｝ａ←ｐ＋fa(a)
ｐ←ｘ・ｆ（ｙ）またはｐ←ｘ・ｆ（ｗ） このようにして左から右に進むことにより、積
ワードｐおよびアキユミユレータの内容ａの適正
な値が更に明らかとなる。適正な値はその値を決
定する直前の操作の結果として得られる。このよ
うにして丸められて出力ｗとされるか又は任意の
関数fa(a)で使用されるアキユミユレータの内容ａ
の値は直前の累算が終了した時点におけるアキユ
ミレータの内容ａである。同様に現在の累算で使
用される積ワードｐの値は直前に乗算操作で決定
された値を有している。 プロセサ操作の順序に関して先に述べた理由か
ら、アセンブラ言語のインストラクシヨン中に含
まれている情報がプロセサに適当な順序で加えら
れることが重要である。次の順序で加えられる情
報はプロセサにより受け入れられる。 (1) 目的場所の選択が行なわれる。目的場所に書
き込まれるワードは丸められた出力ワードｗま
たはデータ・ワードｙのいずれからか選択され
る。選択されたワードはRAMまたは入出力回
路中に書き込まれる。選択さたワードの特定の
目的場所が与えられる。 (2) インストラクシヨンの要求により、結果とし
て得られたワードａを丸められた出力ｗ中に移
動すべきか否かの選択が行なわれる。 (3) 一累算操作が一般表現式ａ＝ｐ＋fa(a)を有す
る一群の操作から選択される。 (4) 係数ワードｘのソースX_SRC、関数ｆの性質、
データ・ワードｙの選択およびデータ・ワード
ｙのソースY_SRCを指示することにより積ｐ＝
ｘ・ｆ（ｙ）を発生させる乗算操作を規定する。
あるいは係数ワードｘのソースX_SRC、関数ｆの
性質、およびデータ・ワードｙでなく丸められ
た出力ｗの選択を指示することにより積ｐ＝
ｘ・ｆ（ｗ）を発生する乗算操作を規定する。 以下に述べる例外は上述の左から右に進む法則
に適用される。丸められた出力ｗが乗算のために
選択されるとき、丸められた出力ｗの値は先行す
るインストラクシヨンで実行された結果として得
られるワードａの最も最近の丸め操作により決定
された値となる。データ・ワードｙが書き込ま
れ、データ・ワードｙのソースが規定されると、
インストラクシヨン実行の第１ステツプはデータ
を規定されたソースからデータ・レジスタＹ中に
移動することである。その後データ・ワードｙに
対するこの新らしい値の書き込みが生じる。 以下に示す表はアセンブラ言語のプログラム
を作成するときにプログラマが使用する正規のア
センブリ言語のインストラクシヨンを要約したも
のである。Ｃと呼ばれる言語（これについてはビ
ー・ダブリユー・カーニガン等の「Ｃプログラミ
ング言語」プレンテイス・ホール・インコーポレ
ーテツド、1978年、と題する本に述べられてい
る）の文法がアセンブラ言語として使用されてい
る。各々の完備なインストラクシヨンは、最も左
側の列から始めて右方向に向う表の各列から１
つのステートメントを選び、総計４ステートメン
トを選択することにより形成される。左側２列に
はNOTHINGなるワードが妥当な選択としてリ
ストされている。NOTHINGなるワードが完備
なインストラクシヨンの１部として選択されたと
きにはインストラクシヨン中の相応するスペース
は空白のままとされる。各々の完備なアセンブラ
言語のインストラクシヨンはセミコロンで終る。

【表】

【表】 表においてDESTなる信号は目的場所ステー
トメントを表わし、アセンブラ言語のインストラ
クシヨン中では次のステートメントの１つで置き
換えられる。 DEST^* rd＋＋ｉ^* rd＋＋ｊ^* rd＋＋ｋ obuf ここで例えば^*rd＋＋ｉはレジスタRDの内容
により指定されたRAM中のロケーシヨンのアド
レスであるrdがレジスタRIの内容ｉによりスト
歩進されることを意味する。上述の目的場所ステ
ートメントの他のものの解釈は以下でより詳細に
行う。 また表においてX_SRCなる記号はデータ・ワー
ドｘのソースに対するステートメントを意味し、
Y_SRCなる記号はデータ・ワードｙのソースに対す
るステートメントを意味する。表中のこれら２
つの記号の各々はアセンブラ言語のインストラク
シヨン中では以下に示す２列中のステートメント
の１つで置き換えられる。X_SRC Y_SRC ｘ（old ｘ） ^*ry＋＋ｉ VALUE（immediate ｘ） ^*ry＋＋ｊ^* rx＋＋ｉ ^*ry＋＋ｋ^* rx＋＋ｊ ibufy^* rx＋＋ｋ^* rx^* rx― ibufx^* （rom＋rx＋＋ｉ）^* （rom＋rx＋＋ｊ）^* （rom＋rx＋＋ｋ） ＆LABEL 上記X_SRCと表題の付けられた列において、
VALUEなる記号はインストラクシヨンの（数学
的な）変数として表われる数値、即ちROM中の
オペコードの直後に続く16ビツト・ワードを表わ
す。この変数はプログラム・カウンタ・レジスタ
PC中に記憶されたアドレスによりアドレス指定
される。メモリからの他のフエツチにおいては、
係数ワードｘはレジスタRXの内容rxによつてア
ドレス指定される^*（rom＋rx…）なる表記法は
レジスタRXの内容rxがRAMでなくROMを指定
していることを示すのに使用される。＆LABEL
なる記号はメモリ・ソースｘから読み出された値
がプログラム中のラベルと関連するアドレスであ
ることを表わす。係数ワードｘのソースおよびデ
ータ・ワードｙに対する前述の２列中に示された
他の表現については以下で更に詳細に述べる。 表に示す情報から完備なアセンブラ言語の命
令を形成する際の注意事項について述べる。最も
右側の列中で表現Y_SRCを含むインストラクシヨン
で表現式DEST＝Y_SRCが必要な場合にはDEST＝
Y_SRCの表現の代りにDEST＝ｙなる表現を使用し
なければならない。丸められた出力ｗが最も右側
の列で使用されるならば、表現式DEST＝Y_SRCを
最も左側の列から選択することは出来ない。更に
アセンブラ言語のインストラクシヨンが係数ワー
ドｘのソースがRAM中に位置する正規インスト
ラクシヨンであるときはNOTHINGは最も左側
の列から選択されねばならない。 プログラムを作成するに当り、プログラマは最
初一連の汎用数学表現式または実行を望む操作を
書き下す。これらは例えば次の形をとる。 ｘ・ｆ（ｗ）＋fa(a)→ａ｛→ｗ｝ このような汎用数学表現式はプログラマによつ
て次の形を有するアセンブラ言語のステートメン
トに変換される。 Ｓ^* rd＋＋ｊ＝ｗ ｎ ｗ＝ａ ｍ ａ＝ｐ＋ａ ｌ，ｔ ｐ＝^*rx＋＋ix^*ry＋＋ｋ ここで ｌは積の情報を制御するインストラクシヨン・
フイールドを意味する。 ｍは累算を実行するインストラクシヨン・フイ
ールドを意味する。 ｎは所望の丸めを行つてレジスタＡからレジス
タＷへの転送操作を制御するインストラクシヨ
ン・フイールドを意味する。 ｓは書き込みの目的場所を指定するインストラ
クシヨン・フイールドを表わす。この例では目的
場所はレジスタRD中に記憶されたアドレスによ
り指定されるメモリ・ロケーシヨンである。この
アドレスはポスト歩進され、その結果はレジスタ
RD中に記憶される。 ｔはアドレス演算ユニツト・レジスタ中に記憶
されたアドレスから情報を取り出し、該アドレス
をポスト歩進させ、該アドレスを再び同じアドレ
ス中に記憶させるインストラクシヨン・フイール
ドを意味する。 プログラマにより実行される次のステツプはア
センブラ言語のステートメントを次に示すように
時間的に斜めに配置させる（即ち拡大・分布させ
る）ことである。

【表】 最も左側の列の時間ライン上に対角線的に現わ
れるところのその結果として得られる斜めに配置
されたアセンブリ言語のステートメントは他の汎
用数学操作を表わす斜めに配置されたアセンブリ
言語のステートメントと共に記述される。これら
斜めに配置されたアセンブラ言語のステートメン
トが一緒に記述されるとき、同じ行中に現われる
（即ち期間ｉの如き同じ期間内に現われる）異な
つたステートメントのその結果として得られる細
片（ピース）はアセンブラ言語のインストラクシ
ヨンを形成する。アセンブラ言語のインストラク
シヨン中において、同じ期間内の情報の異なる細
片（ピース）はそのアセンブラ言語インストラク
シヨンの別個のフイールドである。これらフイー
ルドの各々は１つの汎用数学表現式の１部分によ
つて記述されるように評価操作中の１ステツプを
実行するべくプロセサの別個のサブセクシヨンを
制御する。 汎用計算機上ではランするアセンブラ・プログ
ラムは、各々のアセンブラ言語のインストラクシ
ヨンに作用して、ソース・フイールドを、同じア
センブラ言語のインストラクシヨン中の残りのフ
イールドよりもプログラム中で２プロセサ・サイ
クル早く移動させる。このソース・フイールドの
移動はプログラム中のすべてのアセンブラ言語の
インストラクシヨンに対して実行される。その結
果プログラムおよびアセンブラによつて斜めに配
置された前述のアセンブラ・ステートメントの時
間ラインは次のようになる。

【表】 さて第５および６図を参照するとデイジタル信
号プロセサ中においてデータがどのように処理さ
れるかを指示する時間ライン・ダイアグラムが示
されている。一般に、このダイアグラムは１つの
汎用数字表現式および他の数字表現式の部分の評
価期間中にプロセサの種々のサブセクシヨンを通
してデータが流れる様子を示すものである。 提示された操作を記述する前に第５および６図
の時間ライン・ダイアグラムで使用される記号を
定義する。 Iiはプロセサ・サイクル（即ち期間）ｉ中で
ROMからフエツチされ、プロセサ・サイクル
（即ち期間）ｉ＋１中でプロセサ内でデコードさ
れるマシン言語インストラクシヨンである。一般
にインストラクシヨンIiはプロセサ・サイクル
（即ち期間）ｉ＋２中のプロセサのセクシヨンの
操作に影響を与える。先に述べた如く、各インス
トラクシヨンはフイールド、即ち制御メツセージ
ｌ，ｍ，ｎ，ｓおよびｔを含んでいる。 Ii（ｔ）はオペランドx_i+3およびy_i+3のフエツチ
を制御するマシン言語のインストラクシヨンIi中
のフイールドｔを表わす。このフエツチは期間ｉ
＋３中に行なわれる。 Ii（(l)）は期間ｉ＋２中の積、即ち中間オペラ
ンドp_i+2の計算を制御するマシン言語インストラ
クシヨンIi中のフイールドｌを表わす。積p_i+2は
オペランドx_i+1およびy_i+1の関数である。 Ii（ｍ）は期間ｉ＋２中において出力、即ち結
果として得られる所望のワードa_i+2の累算を制御
するマシン言語インストラクシヨンIi中のフイー
ルドｍを表わす。結果として得られるデータa_i+2
は最も最近得られたデータa_i+1と先に計算された
積p_i+1の関数である。 Ii（ｎ）は期間ｉ＋２中において丸められた出
力データw_i+2の転送を制御するマシン言語インス
トラクシヨン中のフイールドｎである。丸められ
た出力w_i+2は最も最近得られた丸められた出力
w_i+1および結果として得られるアキユミレータの
ワードa_i+1の関数である。 Ii（ｓ）は期間ｉ＋２中において丸められた出
力データw_i+2の記憶およびレジスタに記憶された
アドレスu_i+2の修飾を制御するマシン言語インス
トラクシヨン中のフイールドである。修飾された
アドレスは以前のアドレスu_i+1およびフイールド
Ii（ｓ）の関数である。更新されたメモリの状態
M_i+2はフイールドI_i（ｓ）、以前のメモリ状態
M_i+1、レジスタに記憶されたアドレスu_i+1および
丸められた出力ワードw_i+1の関数である。 I_i（ｓ，ｔ）はマシン言語インストラクシヨン
内のフイールドｓおよびｔの組合せである。この
フイールドは期間ｉ＋２中においてレジスタに記
憶されたアドレスu_i+2の修飾を制御する。修飾さ
れたアドレスu_i+2はまたアドレスu_i+1の関数であ
る。 x_iおよびy_iは期間ｉ―３中にメモリからフエツ
チされたインストラクシヨンI_i-3のフイールドｔ
の制御の下で期間ｉ中にメモリからフエツチされ
たオペランドである。インストラクシヨンI_i-3は
期間ｉ―２中にデコードされ、期間ｉ―１（この
ときオペランドx_iおよびy_iに対するアドレスが発
生される）中の処理を制御する。先に述べた如
く、これらオペランドは期間ｉ中においてメモリ
からアクセスされる。これらオペランドは期間ｉ
＋１中において期間ｉ―１中にフエツチされるイ
ンストラクシヨンI_i-1のフイールドｌの制御の下
で乗算器を通して処理される。これにより中間オ
ペランド、即ち積P_i+1が発生される。 P_i+1は期間ｉ＋１中に乗算器で形成された積を
表わす。この積は期間ｉ＋２中に生起するその操
作に対するアキユミレータの入力として使用され
る中間オペランドである。積P_i+1はフイールド
I_i-1（(l)）の制御の下でレジスタＰ中で形成され
る。乗算および被乗数はオペランドx_iおよびy_iで
ある。 a_i+2は期間ｉ＋２中のアキユミレータの内容を
表わす。これは評価されている表現式に対する結
果として得られる所望のワードa_i+2である。ワー
ドa_i+2は期間ｉ＋３における丸めおよび出力回路
サブセクシヨンに対する入力である。丸め操作は
フイールドI_i+1（ｎ）の制御の下で生じる。 w_i+2は丸められた出力ワードｗを表わし、これ
はレジスタＷ中において得られ、フイールドI_i+2
（ｓ）の制御の下で期間ｉ＋４中に書き込み可能
なメモリ中に記憶される。 第５および６図のダイアグラムにはプロセサ・
サイクル中の時間と共にデイジタル信号プロセサ
の種々のプロセサ・サブセクシヨンの処理状況が
すべて示されている。チヤート中の各列はプロセ
サの異なるプロセサ・サイクル（即ち時間期間）
を表わす。各列中の情報はあるマシン言語インス
トラクシヨンと密接な関係を有している。各行は
デイジタル信号プロセサの操作期間中割当てられ
た機能を実行する異なるプロセサ・サブセクシヨ
ンの動作状態を表わしている。 チヤートの各行は異なる動作状態を表わしてい
るから、その動作状態を定義する必要がある。プ
ロセサ・サイクルを示す行の次の行は記憶動作状
態、即ちメモリ・フエツチおよび記憶を表わす。
第２の行はデイジタル信号プロセサ内でインスト
ラクシヨンがデコードされる時刻を表わす。第３
行はプロセサの乗算器サブセクシヨンによる積ｐ
の計算を示している。第４番目の行はプロセサの
アキユミレータ・サブセクシヨンによる結果とし
て得られるワードａの累算を表わしている。第５
行目は丸められた出力ワードｗを発生するプロセ
サの丸めおよびオーバフロー・サブセクシヨンの
動作状態を示している。第６番目の行は演算処理
を行うべくデータをフエツチするのに使用される
アドレスの修飾と関連する動作状態を表わす。 前述の汎用演算表現式の処理は第５および６図
を参照することによつてデイジタル信号プロセサ
の種々のセクシヨンおよびサブセクシヨンをトレ
ースすることが出来る。 汎用演算表現式の処理の第１ステツプは乗算の
ためのオペランドをフエツチすることである。先
に述べた如く、このフエツチ操作と関連する情報
はアセンブラ・プログラムにより乗算操作の制御
と関連する情報よりも早く加えられる。このアセ
ンブラ・プログラムの機能の結果として、各々の
マシン言語インストラクシヨンは後続のマシン言
語インストラクシヨンで制御される処理に対しメ
モリから情報をフエツチするフエツチ操作に対す
る制御フイールドを含んでいる。 インストラクシヨンの処理の１例として、第５
図の期間ｉ―３中にフエツチされたインストラク
シヨン内に含まれているそのオペランドに対する
フエツチ操作に関する情報を有する一般表現式を
処理する場合について考察する。このインストラ
クシヨンI_i-3は四角で囲つた枠内に示されており、
このインストラクシヨンは期間ｉ―３中にフエツ
チされたものであることを指示する添字が付され
ている。プロセサの機能チヤート中に示されてる
各々のインストラクシヨンは同様にしてそのイン
ストラクシヨンがメモリからフエツチされた期間
に従つて名前が付与されている。また第５および
６図に示す各々のインストラクシヨンは制御情報
の幾つかのフイールドを含んでいる。これらフイ
ールドｌ，ｍ，ｎ，ｓおよびｔの各々はフエツチ
および記憶操作を表わす第１の行中のインストラ
クシヨンと関連するカツコ内に示されている。イ
ンストラクシヨンの別のフイールドがチヤートの
他の行中に示されている。例えば積を計算する行
中のI_i（(l)）、およびアドレスを修飾する行中のI_i
（ｓ，ｔ）などである。 期間ｉ―２内において、丁度このときフエツチ
されたインストラクシヨンI_i-3はインストラクシ
ヨンのデコーデイングを表わす第２の行中の四角
で囲つた枠内に示すようにプロセサによりデコー
ドされる。 インストラクシヨンI_i-3により指定されたオペ
ランドｘおよびｙに対するフエツチ操作は期間ｉ
―１内において開始される。フエツチ操作はイン
ストラクシヨン・フイールドI_i-3（ｔ）中で示され
るアドレスを用いて開始される。このアドレスが
使用されるとき、該アドレスはインストラクシヨ
ン・フイールドI_i-3（ｓ，ｔ）およびアドレス演算
セクシヨン中のレジスタの以前の状態u_i-2の関数
として修飾され、アドレス演算セクシヨン中に再
び記憶される。このアドレスの修飾は期間ｉ―１
の例中の四角で囲んだ枠内に示されている。これ
らオペランドｘおよびｙのフエツチは期間ｉ内に
終了し、このときインストラクシヨンI_i-3により
指示された特定のオペランドx_iおよびy_iはメモリ
から読み出され、共通データおよび制御バスを通
して夫夫レジスタREG Ｘ１０２およびREG Ｙ
１０６に転送される。これらフエツチ操作は期間
ｉの列の四角で囲んだ枠内に示されている。オペ
ランドx_iは典型例ではROMから読み出され、オ
ペランドy_iは典型例ではRAMから続み出される。 以前の期間ｉ―１中に更新されたアドレス・ポ
インタまたはレジスタRXおよびPY中に記憶さ
れたアドレスは期間ｉ中にメモリ中のオペランド
にアクセスするのに使用される。 オペランドx_iおよびy_iに対して実行される第１
の演算操作は期間ｉ＋１中に生起する。このと
き、乗算器サブセクシヨンはインストラクシヨ
ン・フイールドI_i-1（(l)）に応動し、期間ｉ＋１の
列中の四角で囲んだ枠内に示すように中間オペラ
ンド、即ち積P_i+1を計算する。この積P_i+1はイン
ストラクシヨン・フイールドI_i-1（(l)）およびオペ
ラントx_iとy_iの関数として示されている。 フイールドI_i-1（(l)）を含むインストラクシヨン
I_i-1は期間ｉ―１中にメモリからフエツチされ、
期間ｉ中にデコードされ、期間ｉ＋１中にプロセ
サのセクシヨンを制御する。 一般表現式を評価する次のステツプは期間ｉ＋
２内においてアキユミレータで処理される。これ
は第６図における期間ｉ＋２の列中の四角で囲ん
だ枠内に記された結果として得られるワードａの
累算を表わす第４の行中に示されている。結果と
して得られるワードa_i+2はアキユミレータ中に記
憶された以前の結果として得られたワードa_i+1、
上述の中間オペランド、または積P_i+1およびイン
ストラクシヨン・フイールドI_i（ｍ）の関数とし
て示されている。 プログラマによつて指定されている場合、期間
ｉ＋２内において結果が累算された後で、その結
果は丸められ、丸められた出力を記憶するレジス
タＷ中に記憶される。この丸め操作は出力の丸め
を表わす第５行中の期間ｉ＋３の列の下の四角で
囲つた枠内に示されている。特定の丸め操作は期
間ｉ＋３中に生じる。こゝで丸められた出力w_i+3
は丸められた出力レジスタＷ１１８の最も最近の
丸められた出力w_i+2、上述の結果として得られる
アキユミユレータのワードa_i+2、およびインスト
ラクシヨン・フイールドI_i+1（ｎ）の関数として示
されている。 汎用表現式の処理の最終ステツプは丸められた
出力w_i+3を期間ｉ＋４中にメモリに書き込むこと
である。これは期間ｉ＋４の列の第１行に当る四
角で囲んだ枠内に示されている。新らしいメモ
リ・ステートM_i+4の書き込みは、期間ｉ＋３の
メモリ・ステートM_i+3、最も最近のアドレス・
レジスタ・ステータスu_i+3、上述の最も最近の丸
められた出力w_i+3、期間ｉ＋２中にフエツチさ
れ、期間ｉ＋３中にデコードされたインストラク
シヨン・フイールドI_i+2（ｓ）の関数である。 期間ｉ＋３の終了時点において丸められた出力
を保持するレジスタ中に含まれている丸められた
出力w_i+3は共通データおよび制御バスを通して期
間ｉ＋４中にRAMまたは入出力回路中のバツフ
アに転送される。 期間ｉ＋４中にメモリ書き込み操作が行なわれ
るのと同時に、アドレス演算セクシヨン・レジス
タは期間ｉ＋２中にフエツチされたインストラク
シヨン中の情報に基づいて更新される。使用され
た情報は期間ｉ＋２中にフエツチされ、期間ｉ＋
３中にデコードされるインストラクシヨンI_i+2の
フイードI_i+2（ｓ，ｔ）中に含まれている。 期間ｉ＋２中において、期間ｉ中にフエツチさ
れたインストラクシヨンI_iは演算セクシヨンの乗
算器サブセクシヨン、アキユミユレータ・サブセ
クシヨン、並びに丸めおよびオーバフロー・サブ
セクシヨンを制御することに注意されたい。これ
はインストラクシヨンI_iが期間ｉ中にフエツチさ
れ、期間ｉ＋１中にデコードされ、期間ｉ＋２中
に制御に使用されることに由来する。従来のパイ
プライン制御装置のように、以後の期間中どの部
分も演算セクシヨンのサブセクシヨンを制御する
ことはない。期間ｉ＋２を表わす列のほとんどは
太線で示されており、従つて期間ｉ＋２中に演算
セクシヨンのサブセクシヨンを制御するインスト
ラクシヨンI_iの幾つかのフイールドは容易に見出
すことが出来よう。 乗算器操作に対するオペランドは期間ｉにに続
く期間ｉ＋１中にフエツチされる。その結果得ら
れる積P_i+2は次の期間ｉ＋２中に形成される。 同じ期間ｉ＋２中に形成される結果として得ら
れるワードa_i+2は以前の結果として得られたワー
ドa_i+1および以前の積P_i+1の関数である。この結
果として得られたワードa_i+2は、積P_i+2を形成す
ることにより評価される汎用表現式とは異なる汎
用表現式に対して評価された結果として得られた
ワードである。この概念は多分プロセサ・サイク
ルｉと名付けられた列の最上部からプロセサ・サ
イクルｉ＋３と名付けられた列中の第５行に至る
対角線を形成する四角で囲つた枠が１つの汎用表
現式の評価と関連していることを認識するとより
良く理解されよう。各列中において右に１期間分
シフトした同様な対角線は他の異なる汎用表現式
の評価と関連している。 信号処理プログラムでは通常インストラクシヨ
ンは、プログラム・カウンタPCが系列の最初の
インストラクシヨンのロケーシヨンであるプログ
ラム記憶装置中のアドレスにセツトされるまで逐
次実行される。このようにしてプログラムは連続
ループ動作し、同じインストラクシヨン系列を繰
返し実行する。更に、固定データ・ワードはアド
レスがプログラム系列中にインストラクシヨンの
ロケーシヨンでインターリーブされているメモ
リ・ロケーシヨンに記憶される。このようにし
て、第４図に示すように、プログラム・カウン
タ・レジスタPC中のアドレスはプロセサ・サイ
クルｉ＋１のステート２の間固定データ・ワード
をアドレス指定するのに使用される。次にプログ
ラム・カウンタはプロセサ・サイクルｉ＋２のス
テート０の間に固定歩進値＋１によつて歩進され
るか、またはインストラクシヨンI_i+2をアドレス
指定するのに使用される。再びプログラム・カウ
ンタはプロセサ・サイクルｉ＋２のステート２の
間に固定歩進値＋１により歩進され、次に固定デ
ータ・ワードをアドレス指定するのに使用され
る。これを継続して、プログラム・カウンタはプ
ロセサ・サイクルｉ＋３のステート０の間に＋１
だけ歩進され、アドレス・インストラクシヨン
I_i+3をアドレス指定するのに使用され、最終的に
インストラクシヨン系列の終りに達する。そのと
きプログラム・カウンタは補助レジスタ・セツ
ト・インストラクシヨンにより系列の最初のイン
ストラクシヨンのアドレスにセツトされる。 以上本発明の実施例の装置および動作について
述べた。本発明の範囲は本明細書で述べた実施例
ならびに当業者において容易に考案し得る変形を
含むことに注意されたい。 以上要約すると次の通りである。 パイプライン操作を行うよう作られたデイジタ
ル・プロセサは共通データおよび制御バス１０１
とインストラクシヨンおよびデータ・ワードのソ
ース１００，１０５を有している。演算セクシヨ
ン１１０は表現式に従つて操作を実行する選択さ
れたプロセサ・サブセクシヨンを通して１つのデ
ータ・ワードを他のデータ・ワードで処理し、そ
の結果として得られるデータ・ワードを発生す
る。目的場所１０５は結果として得られるデー
タ・ワードを演算セクシヨンから受信する。制御
回路（IR―Ｌ，Ｍ，ＮおよびIR―Ｓ，Ｔ）は各
プロセサ・サイクル期間中単一の正規インストラ
クシヨン（即ちI_i）を受信し、すべての処理サブ
セクシヨン１１２，１１５，１１６の操作を制御
する。各プロセサ・サイクル期間中、各プロセ
サ・サブセクシヨン（即ち１１２）は他の処理サ
ブセクシヨン（即ち１１５または１１６）が該プ
ロセサ・サイクル期間中実行するのとは異つた表
現式と関連する操作を実行する。単一の正規イン
ストラクシヨン（即ちI_i）により制御されるすべ
ての操作は単一のプロセサ・サイクル期間中に実
行される。共通バスは各プロセサ・サイクル期間
中時分割使用され、単一の正規インストラクシヨ
ンをソースから制御回路に転送し、データ・ワー
ドをソースから演算セクシヨンに転送し、結果と
して得られるデータ・ワードを演算セクシヨンか
ら目的場所に転送する。 １ パイプライン式デイジタル信号プロセサにお
いて、該プロセサはルーチン処理操作を制御す
るインストラクシヨン・ワードのストリームお
よびデータ・ワードのストリームを提供するソ
ース（例えば１００または１０５）と；表現式
により表わされる操作を実行する選択された処
理サブセクシヨン１１２，１１５を通して１つ
のデータ・ワードを他のデータ・ワードで処理
し、その結果として（REGA中の）データ・
ワードを発生する演算セクシヨン１１０と；結
果として得られたデータ・ワードを演算セクシ
ヨンから受信する目的場所１０５とを有し；該
パイプライン式デイジタル信号プロセサは： すべての処理サブセクシヨンの操作を制御す
るべく各プロセサ・サイクル期間中単一の正規
インストラクシヨン・ワード（即ちI_i）を受信
する制御手段（IR―Ｌ，Ｍ，ＮおよびIR―Ｓ，
Ｔ）を含み、各処理サブセクシヨン（即ち１１
２）は他の処理サブセクシヨン（即ち１１５ま
たは１１６）とは異なる表現式と関連する操作
を実行し、単一の正規インストラクシヨン（即
ちI_i）により制御されるすべての操作は単一の
プロセサ・サイクル（ｉ＋２）期間中に実行さ
れ、 各プロセサ・サイクル期間中時分割使用され
る共通バス１０１は単一の正規インストラクシ
ヨン・ワードをソースから制御手段に転送し、
データ・ワードをソースから演算セクシヨンに
転送し、結果として得られるデータ・ワードを
演算セクシヨンから目的場所に転送することを
特徴とするパイプライン式デイジタル信号プロ
セサ。 ２ 第１項記載のパイプライン式デイジタル信号
プロセサにおいて、制御手段は更に： ソースおよび目的場所をアドレス指定する手
段１２４，１２８がプロセサ・サイクル中にア
ドレスのストリームをソースおよび目的場所に
発生・印加し、アドレスの各プロセサ・サイク
ルは制御ワード・アドレス、固定データ・ワー
ド・アドレス、可変データ・ワード・アドレス
および結果として得られるワード・アドレスを
含むことを特徴とするパイプライン式デイジタ
ル信号プロセサ。 ３ 第２項記載のパイプライン式デイジタル信号
プロセサにおいて、インストラクシヨン・ワー
ドのストリームおよび固定データ・ワードのス
トリームを提供するソースは更に： 固定データ・ワードはソース中の逐次アドレ
ス指定されるロケーシヨン中の制御ワードとイ
ンタリーブされ、特定の固定データ・ワード・
アドレスおよび特定の制御ワード・アドレスは
プロセサ・サイクル毎にアドレス指定手段１２
４，１２８により発生され、固定データ・ワー
ドおよび制御ワードの系列がアクセスされると
き、各々の固定データ・ワード・アドレスは、
固定データ・ワード・ストリームの次のワード
をアクセスするために最も最近使用された制御
ワード・アドレスを一様に歩進させることによ
り発生され、各々の特定の制御ワード・アドレ
スは制御ワード・ストリームの次のワードをア
クセスするために最も最近使用された固定デー
タ・ワードを一様に歩進させることにより発生
されることを特徴とするパイプライン式デイジ
タル信号プロセサ。 ４ I_i（(l)）を第１のフイールド、I_i（ｍ）を第２
のフイールドとし、各フイールドはオペランド
y_i+1の選択された表現式の処理のステツプを決
定し、I_i（ｌ，ｍ，…）（ｉ＝０，１，２，…）
と名付けられたオペコード・ワードの系列の各
オペコード・ワード中の複数個のフイールドに
応動して動作するパイプライン式データ・プロ
セサにおいて、該プロセサは第１の期間（ｉ＝
１）中に第１のオペコード・ワードI₁（ｌ，ｍ，
…）をフエツチして記憶し、第２の期間（ｉ＋
１＝２）中に第２のオペコード・ワードI₂（ｌ，
ｍ，…）をフエツチして記憶する等々の操作を
行う手段１０１，１２４，１２８と；第２の期
間中フイールドI₁（(l)）および（ｍ）をデコー
ドし、デコードされたフイールドを記憶し、第
３の期間（ｉ＋２＝３）中フイールドI₂（(l)）
およびI₂（ｍ）をデコードし、デコードされた
フイールドを記憶する等々の操作を行う手段
（DECODE Ｆ，REG Ｆ）と；第１の期間中
オペランドy₁をフエツチして記憶し、第２の期
間中オペランドy₂をフエツチして記憶する等々
の操作を行う手段１０１，１２４，１２８を含
み、該パイプライン式データ・プロセサは： 第３の期間中にデコードされたフイールドI₁
（(l)）に応動して第３の期間中オペランドy₂を
処理して中間オペランドP₃とする第１のプロ
セサ・サブセクシヨン１１２と； 第３の期間中にデコードされたフイールドI₁
（ｍ）に応動して第３の期間中中間オペランド
P₂を処理してオペランドy₁の選択された関数a₃
とする第２のプロセサ・サブセクシヨン１１５
と； 第４の期間（ｉ＋３＝４）中にデコードされ
たフイールドI₂（(l)）に応動して第４の期間中
オペランドy₃を中間オペランドP₄にデコードす
る第１のプロセサ・サブセクシヨンと； 第４の期間中にデコードされたフイールドI₂
（ｍ）に応動して第４の期間中中間オペランド
P₃を処理してオペランドy₂の選択された関数a₄
とする第２のプロセサ・サブセクシヨンにより
特徴付けられるパイプライン式データ・プロセ
サ。 ５ パイプライン式デイジタル信号プロセサにお
いて、データ・ワードの順序付けられたストリ
ームは複数個の処理ステツプを要求するアルゴ
リズムにより処理され、各処理ステツプは複数
個の処理サブセクシヨン１１２，１１５，１１
６の各々の操作によつて実行され、各々の処理
サブセクシヨンは制御ワードの順序付けられた
ストリームの各制御ワードI_i（ｌ，ｍ，ｎ，ｓ，
ｔ）中に含されている選択された制御メツセー
ジ（ｌ，ｍ，ｎ）の制御の下で動作し、個々の
処理サブセクシヨンはデータ・ワードの順序付
けられたストリームの異なるデータ・ワードに
同時に作用し、各制御ワード中の第１のメツセ
ージI_i（(l)）は第１の処理サブセクシヨン１１
２を制御し、各制御ワード中の第２のメツセー
ジI_i（ｍ）は第２の処理サブセクシヨン１１５
を制御し、パイプライン式デイジタル信号プロ
セサは、 制御ワードを処理サブセクシヨンに加える手
段（IR―Ｌ，Ｍ，Ｎ）を含み、各制御ワード
は第１および第２の処理サブセクシヨンを夫々
同時に制御するため少くとも第１および第２の
メツセージを含むことを特徴とするパイプライ
ン式デイジタル信号プロセサ。 ６ パイプライン式デイジタル信号プロセサにお
いて、該プロセサはルーチン処理操作を制御す
るインストラクシヨン・ワードのストリームお
よび固定データ・ワードのストリームを提供す
ると共に可変データ・ワードを提供するソース
手段（１００または１０５）と；相続くプロセ
サ・サイクル中で生起し、結果として得られた
データ・ワードを発生する表現式を表わす選択
された操作により固定データ・ワードの１つを
可変データ・ワードの１つで処理する演算セク
シヨン１１０と；結果として得られるデータ・
ワードを演算ユニツトから受信する目的場所手
段１０５と；選択可能な操作群の内のどれが第
２のプロセサ・サイクル（ｉ＋２＝３）期間中
に生起するかを決定するべく第１のプロセサ・
サイクル（ｉ＝１）期間中に１つのインストラ
クシヨン・ワードを受信する制御手段（IR―
Ｌ，Ｍ，ＮおよびIR―Ｓ，Ｔ）とを含み、該
パイプライン式デイジタル信号プロセサは： 制御ワードをソース手段から制御手段に転送
するべくソース手段を制御手段と相互接続し、
固定および可変データ・ワードをソース手段か
ら演算セクシヨンに転送するべくソース手段を
演算セクシヨンの入力と相互接続する単一の時
分割バスを含むソース手段へのアクセス装置１
０１，１２４，１２８と、 結果として得られるデータ・ワードを演算セ
クシヨンから目的場所手段に転送するべく演算
セクシヨンの出力を目的場所手段と相互接続す
る単一の時分割バスを含む目的場所へのアクセ
ス装置１０１，１２４，１２８とにより特徴づ
けられるパイプライン式デイジタル信号プロセ
サ。

【図面の簡単な説明】

第１図および第２図は第３図に示すように配置
されパイプライン・デイジタル信号プロセサのブ
ロツク図を示す図であり、第３図は第１図と第２
図の配置図であり、第４図はタイミング図であ
り、第５図および第６図は第７図に示すように配
置されプロセサの機能チヤートを示す図であり、
そして第７図は第５図と第６図の配置図である。 主要部分の符号の説明、ソース…１００、演算
セクシヨン…１１０、目的場所回路…１０５、制
御回路…IR―Ｌ，Ｍ，ＮおよびIR―Ｓ，Ｔ、共
通バス…１０１、アドレス指定する回路…１２
４，１２８、デコード回路…DECODE Ｆ
REG Ｆ、第１のプロセサ・サブセクシヨン…１
１２、第２のプロセサ・サブセクシヨン…１１
５。

Claims (1)

1. 【特許請求の範囲】 １ オペコード・ワード・ソースを有するパイプ
   ライン操作デイジタル・プロセサであつて、オペ
   コード・ワード系列の各オペコード・ワードの複
   数のフイールドに応答して動作し、該オペコー
   ド・ワードはｉ＝０，１，２……，i_i(l)が第１の
   フイールドそしてI_i（ｍ）が第２のフイールドと
   した場合l_i（ｌ，ｍ，……）として指定され、各フ
   イールドはオペランドy_i+1の選択された表現の処
   理のステツプを決定するものであるプロセサにお
   いて、 第１の期間中（ｉ＝１）に第１オペコード・ワ
   ードI₁（ｌ，ｍ，……）をフエツチして記憶し第
   ２の期間中（ｉ＋１＝２）に第２のオペコード・
   ワードI₂（ｌ，ｍ，……）をフエツチして記憶す
   るための共通バス（例えば１０７）並びにソース
   と目的場所アドレス指定回路（例えば１２４，１
   ２８）； 該第２の期間中にフイールドI₁（(l)）とI₁（ｍ）
   をデコードして該デコードされたフイールドを記
   憶し第３の期間中（ｉ＋２＝３）にフイールドI₂
   （(l)）とI₂（ｍ）をデコードして該デコードされた
   フイールドを記憶するためのデコード回路
   （DECODE Ｆ，REG Ｆ）； ここで該共通バス（例えば１０１）並びにソー
   スと目的場所アドレス指定回路は該第１の期間中
   にオペランドy₁をフエツチして記憶しそして該第
   ２の期間中にオペランドy₂をフエツチして記憶し
   ており、 該第３の期間中でデコードされたフイールドI₁
   （(l)）に応答して該第３の期間中に該オペランド
   y₂を中間オペランドp₃に処理する第１のプロセ
   サ・サブセクシヨン（例えば１１２）；及び 該第３の期間中でデコードされたフイールドI₁
   （ｍ）に応答して該第３の期間中に中間オペラン
   ドp₂を該オペランドy₁の選択された関数a₃に処理
   する第２のプロセサ・サブセクシヨン（例えば１
   １５）からなり、ここで該第１のプロセサ・サブ
   セクシヨンは第４の期間中（ｉ＋３＝４）でデコ
   ードされたフイールドI₂（(l)）に応答して該第４
   の期間中にオペランドy₃を中間オペランドp₄にデ
   コードしており、そして 該第２のプロセサ・サブセクシヨンは該第４の
   期間中でデコードされたフイールドI₂（ｍ）に応
   答して該第４の期間中に該中間オペランドp₃を該
   オペランドy₂の選択された関数a₄に処理している
   ものであるところのパイプライン操作デイジタ
   ル・プロセサ。