JPH0158593B2 - - Google Patents
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- JPH0158593B2 JPH0158593B2 JP57059421A JP5942182A JPH0158593B2 JP H0158593 B2 JPH0158593 B2 JP H0158593B2 JP 57059421 A JP57059421 A JP 57059421A JP 5942182 A JP5942182 A JP 5942182A JP H0158593 B2 JPH0158593 B2 JP H0158593B2
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- 230000003321 amplification Effects 0.000 claims description 17
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリなどに用いられるセンス
増幅回路に関する。
増幅回路に関する。
従来のセンス増幅回路を第１図ａに示す。第１
図ａのセンス増幅回路は、２つのインバータ回路
I1，I2により構成され、それぞれのインバータ回
路I1，I2はＮチヤンネルトランジスタQN1，QN2を
駆動トランジスタとしＰチヤンネルトランジスタ
QP1，QP2を負荷トランジスタとすることによつ
て構成されている。入力信号である２つの信号Ｓ
とはそれぞれトランジスタQN1とQN2のゲート
に入力され、トランジスタQP1，QP2のゲートに
はそれぞれ相対するインバータ回路I2，I1の出力
が入力されている。
図ａのセンス増幅回路は、２つのインバータ回路
I1，I2により構成され、それぞれのインバータ回
路I1，I2はＮチヤンネルトランジスタQN1，QN2を
駆動トランジスタとしＰチヤンネルトランジスタ
QP1，QP2を負荷トランジスタとすることによつ
て構成されている。入力信号である２つの信号Ｓ
とはそれぞれトランジスタQN1とQN2のゲート
に入力され、トランジスタQP1，QP2のゲートに
はそれぞれ相対するインバータ回路I2，I1の出力
が入力されている。
このような従来のセンス増幅回路では負荷トラ
ンジスタQP1，QP2と駆動トランジスタQN1，QN2
とのレシオ動作により、出力信号のＤとは第１
基準電源の電圧であるVSSにも第２基準電源の電
圧であるVDDにもならない中間の電位として出力
される。そのため次式で示す増幅度Ａの上昇にも
限界を有していた。
ンジスタQP1，QP2と駆動トランジスタQN1，QN2
とのレシオ動作により、出力信号のＤとは第１
基準電源の電圧であるVSSにも第２基準電源の電
圧であるVDDにもならない中間の電位として出力
される。そのため次式で示す増幅度Ａの上昇にも
限界を有していた。
Ａ＝｜（出力信号Ｄの電位）−（出力
信号Ｄ／―の電位）｜／｜（入力信号Ｓの電位）−（入
力信号Ｓの電位）｜… そこで第２図ａのセンス増幅回路が提案されて
いる。すなわち第１図ａのチヤンネルトランジス
タQN2を２つのＮチヤンネルトランジスタQN21と
QN22に分離し、それぞれのゲートには共通の入力
信号が入力する。よつてトランジスタQP2とト
ランジスタQN21，QN22によりインバータ回路が構
成される。更にトランジスタQN22のソース側ノー
ドN21の電位をトランジスタQP21により引き上げ
るようにしている。入力信号Ｓが入力する側の回
路も同様に構成されている。
信号Ｄ／―の電位）｜／｜（入力信号Ｓの電位）−（入
力信号Ｓの電位）｜… そこで第２図ａのセンス増幅回路が提案されて
いる。すなわち第１図ａのチヤンネルトランジス
タQN2を２つのＮチヤンネルトランジスタQN21と
QN22に分離し、それぞれのゲートには共通の入力
信号が入力する。よつてトランジスタQP2とト
ランジスタQN21，QN22によりインバータ回路が構
成される。更にトランジスタQN22のソース側ノー
ドN21の電位をトランジスタQP21により引き上げ
るようにしている。入力信号Ｓが入力する側の回
路も同様に構成されている。
この提案されたセンス増幅回路では、入力信号
Ｓがある程度低い場合には、トランジスタQP21の
コンダクタンスが増加し、トランジスタQN21のコ
ンダクタンスが減少する。このためノードN21の
電位が上がり、入力信号との電位差がトランジ
スタQN22のしきい値電圧以下になると、トランジ
スタQN22は遮断される。よつてノードN2からノ
ードN21の電流経路が遮断され、ノードN2の出力
信号Ｄは第２基準電源の電圧VDDとなる。このよ
うに出力信号Ｄまたはは第２基準電源の電圧
VDDになり易く従来例よりも増幅度が上昇する。
Ｓがある程度低い場合には、トランジスタQP21の
コンダクタンスが増加し、トランジスタQN21のコ
ンダクタンスが減少する。このためノードN21の
電位が上がり、入力信号との電位差がトランジ
スタQN22のしきい値電圧以下になると、トランジ
スタQN22は遮断される。よつてノードN2からノ
ードN21の電流経路が遮断され、ノードN2の出力
信号Ｄは第２基準電源の電圧VDDとなる。このよ
うに出力信号Ｄまたはは第２基準電源の電圧
VDDになり易く従来例よりも増幅度が上昇する。
しかして第２図ａのセンス増幅器においては、
出力信号Ｄまたはは第２の基準電源電圧VDDに
はなりやすいのに比べて第１の基準電源の電圧
VSSにはなりにくい欠点を有している。なぜなら
たとえ一方の出力が電位VDDになつても、このセ
ンス増幅回路では、その出力は他方の出力側のイ
ンバータ回路の負荷トランジスタのいずれにもフ
イードバツクされず、したがつてこれらの負荷ト
ランジスタを遮断状態とすることがなく、他方の
出力は単にＰチヤンネル負荷トランジスタとＮチ
ヤンネルトランジスタによるレシオ形の出力とな
つて電位がVSSが出力されることがないからであ
る。さらに、このセンス増幅回路では、負荷トラ
ンジスタQP1とQP2のゲートには互いに電位差の
少ないノードN11とN21の電圧が入力され、負荷
トランジスタQP11とQP21のゲートには電位差の少
ない入力信号Ｓととが入力されるため、負荷ト
ランジスタの駆動能力差による出力電位差は大き
くならない。
出力信号Ｄまたはは第２の基準電源電圧VDDに
はなりやすいのに比べて第１の基準電源の電圧
VSSにはなりにくい欠点を有している。なぜなら
たとえ一方の出力が電位VDDになつても、このセ
ンス増幅回路では、その出力は他方の出力側のイ
ンバータ回路の負荷トランジスタのいずれにもフ
イードバツクされず、したがつてこれらの負荷ト
ランジスタを遮断状態とすることがなく、他方の
出力は単にＰチヤンネル負荷トランジスタとＮチ
ヤンネルトランジスタによるレシオ形の出力とな
つて電位がVSSが出力されることがないからであ
る。さらに、このセンス増幅回路では、負荷トラ
ンジスタQP1とQP2のゲートには互いに電位差の
少ないノードN11とN21の電圧が入力され、負荷
トランジスタQP11とQP21のゲートには電位差の少
ない入力信号Ｓととが入力されるため、負荷ト
ランジスタの駆動能力差による出力電位差は大き
くならない。
以上述べた理由によりこの提案されたセンス増
幅回路においてもやはり増幅度の向上には限界が
あつた。
幅回路においてもやはり増幅度の向上には限界が
あつた。
なお第１図ｂ、第２図ｂのセンス増幅回路は、
それぞれ第１図ａ、第２図ｂのセンス増幅回路を
ＮチヤンネルトランジスタQN3により差動増幅化
したものである。これらのセンス増幅回路におい
ても上記事情は同様である。
それぞれ第１図ａ、第２図ｂのセンス増幅回路を
ＮチヤンネルトランジスタQN3により差動増幅化
したものである。これらのセンス増幅回路におい
ても上記事情は同様である。
本発明は上記事情を考慮してなされたもので、
出力電圧が容易に第１基準電源の電圧VSSになり
やすくするとともに容易に第２基準電源の電圧
VDDにもなりやすくすることによつて増幅度の大
きなセンス増幅回路を提供することをその目的と
する。
出力電圧が容易に第１基準電源の電圧VSSになり
やすくするとともに容易に第２基準電源の電圧
VDDにもなりやすくすることによつて増幅度の大
きなセンス増幅回路を提供することをその目的と
する。
この目的を達成するために、本発明のセンス増
幅回路は、第１の導電型のMOSトランジスタを
駆動トランジスタとし、第２の導電型のMOSト
ランジスタを負荷トランジスタとし、第１の基準
電源を一方の電源端子に供給し、第２の基準電源
を他方の電源端子に供給し、第１と第２の入力信
号をそれぞれの入力端子に接続する第１と第２の
インバータ回路と、 第１の導電型のMOSトランジスタを駆動トラ
ンジスタとし、第２の導電型のMOSトランジス
タを負荷トランジスタとし、前記第１のインバー
タ回路の出力を一方の電源端子に入力し、第２の
基準電源を他方の電源端子に供給し、第１の入力
信号を入力端子に入力する第３のインバータ回路
と、 第１の導電型のMOSトランジスタを駆動トラ
ンジスタとし、第２の導電型のMOSトランジス
タを負荷トランジスタとし、前記第２のインバー
タ回路の出力を一方の電源端子に入力し、第２の
基準電源を他方の電源端子に供給し、第２の入力
信号を入力端子に入力する第４のインバータ回路
とを備え、 前記第４のインバータ回路の出力を前記第１の
インバータ回路における負荷トランジスタのゲー
ト入力とし、前記第３のインバータ回路の出力を
前記第２のインバータ回路における負荷トランジ
スタのゲート入力とするよう構成するものとす
る。
幅回路は、第１の導電型のMOSトランジスタを
駆動トランジスタとし、第２の導電型のMOSト
ランジスタを負荷トランジスタとし、第１の基準
電源を一方の電源端子に供給し、第２の基準電源
を他方の電源端子に供給し、第１と第２の入力信
号をそれぞれの入力端子に接続する第１と第２の
インバータ回路と、 第１の導電型のMOSトランジスタを駆動トラ
ンジスタとし、第２の導電型のMOSトランジス
タを負荷トランジスタとし、前記第１のインバー
タ回路の出力を一方の電源端子に入力し、第２の
基準電源を他方の電源端子に供給し、第１の入力
信号を入力端子に入力する第３のインバータ回路
と、 第１の導電型のMOSトランジスタを駆動トラ
ンジスタとし、第２の導電型のMOSトランジス
タを負荷トランジスタとし、前記第２のインバー
タ回路の出力を一方の電源端子に入力し、第２の
基準電源を他方の電源端子に供給し、第２の入力
信号を入力端子に入力する第４のインバータ回路
とを備え、 前記第４のインバータ回路の出力を前記第１の
インバータ回路における負荷トランジスタのゲー
ト入力とし、前記第３のインバータ回路の出力を
前記第２のインバータ回路における負荷トランジ
スタのゲート入力とするよう構成するものとす
る。
このため第３と第４のインバータ回路の駆動ト
ランジスタが遮断し第２の基準電源の電圧VDDが
出力されやすくなると同時に第１および第２のイ
ンバータ回路における負荷トランジスタのゲート
には互いに大きな電位差の出力信号が入力され、
出力信号は第１の基準電源の電圧VSSになりやす
くなる。
ランジスタが遮断し第２の基準電源の電圧VDDが
出力されやすくなると同時に第１および第２のイ
ンバータ回路における負荷トランジスタのゲート
には互いに大きな電位差の出力信号が入力され、
出力信号は第１の基準電源の電圧VSSになりやす
くなる。
第３図ａは本発明の第１の実施例であるセンス
増幅回路を示す。本実施例は４つのインバータ回
路I11，I12，I21，I22で構成する。これらのインバ
ータ回路I11，I12，I21，I22はそれぞれＰチヤンネ
ルトランジスタQP11，QP1，QP21，QP2を負荷トラ
ンジスタとし、ＮチヤンネルトランジスタQN11，
QN12，QN21，QN22を駆動トランジスタとする。第
１と第２のインバータ回路I11，I21の一方の電源
端子には第１の基準電源VSSが加わり、他方の電
源端子には第２の基準電源VDDが加わる。また第
３のインバータ回路I12は一方の電源端子には第
１のインバータ回路I11の出力ノードN11の電圧が
入力される。第４のインバータ回路I22の一方の
電源端子には第２のインバータ回路I21の出力ノ
ードN21の電圧が入力される。そして第３と第４
のインバータ回路I12，I22の多方の電源端子には
第２の基準電源VDDが加わる。
増幅回路を示す。本実施例は４つのインバータ回
路I11，I12，I21，I22で構成する。これらのインバ
ータ回路I11，I12，I21，I22はそれぞれＰチヤンネ
ルトランジスタQP11，QP1，QP21，QP2を負荷トラ
ンジスタとし、ＮチヤンネルトランジスタQN11，
QN12，QN21，QN22を駆動トランジスタとする。第
１と第２のインバータ回路I11，I21の一方の電源
端子には第１の基準電源VSSが加わり、他方の電
源端子には第２の基準電源VDDが加わる。また第
３のインバータ回路I12は一方の電源端子には第
１のインバータ回路I11の出力ノードN11の電圧が
入力される。第４のインバータ回路I22の一方の
電源端子には第２のインバータ回路I21の出力ノ
ードN21の電圧が入力される。そして第３と第４
のインバータ回路I12，I22の多方の電源端子には
第２の基準電源VDDが加わる。
次にこれらインバータ回路I11，I21，I12，I22の
負荷トランジスタQP11，QP21，QP1，QP2のゲート
入力について説明する。負荷トランジスタQP1の
ゲート端子には第２のインバータ回路I21の出力
が入力され、負荷トランジスタQP2のゲート端子
には第１のインバータ回路I11の出力が入力され
ている。また負荷トランジスタQP11のゲートには
第４のインバータ回路I22の出力が接続され、負
荷トランジスタQP21のゲート端子には第３のイン
バータ回路I12の出力が入力されている。すなわ
ち、負荷トランジスタQP11，QP21のゲート端子に
は最も電位変動の大きなセンス増幅回路の出力そ
のものが入力される。
負荷トランジスタQP11，QP21，QP1，QP2のゲート
入力について説明する。負荷トランジスタQP1の
ゲート端子には第２のインバータ回路I21の出力
が入力され、負荷トランジスタQP2のゲート端子
には第１のインバータ回路I11の出力が入力され
ている。また負荷トランジスタQP11のゲートには
第４のインバータ回路I22の出力が接続され、負
荷トランジスタQP21のゲート端子には第３のイン
バータ回路I12の出力が入力されている。すなわ
ち、負荷トランジスタQP11，QP21のゲート端子に
は最も電位変動の大きなセンス増幅回路の出力そ
のものが入力される。
次に本実施例の動作を説明する。第１の入力信
号Ｓは第１と第３のインバータ回路I11，I12に入
力し、この第１の入力信号Ｓとわずかな電位差を
有する第２の入力信号が第２と第４のインバー
タ回路I21，I22に入力する。例えば、入力信号が
Ｓがある程度低い電位であると、駆動トランジス
タQN21のコンダクタンスが下がりノードN21の電
位が上がる。ノードN21の電位と入力信号の電
位との電位差が駆動トランジスタQN22のしきい値
電圧以下となると駆動トランジスタQN22は遮断状
態となる。その結果出力ＤのノードN2から第１
の基準電源VSSへの電流経路は遮断され、出力信
号Ｄは第２の基準電源VDDの電位となる。
号Ｓは第１と第３のインバータ回路I11，I12に入
力し、この第１の入力信号Ｓとわずかな電位差を
有する第２の入力信号が第２と第４のインバー
タ回路I21，I22に入力する。例えば、入力信号が
Ｓがある程度低い電位であると、駆動トランジス
タQN21のコンダクタンスが下がりノードN21の電
位が上がる。ノードN21の電位と入力信号の電
位との電位差が駆動トランジスタQN22のしきい値
電圧以下となると駆動トランジスタQN22は遮断状
態となる。その結果出力ＤのノードN2から第１
の基準電源VSSへの電流経路は遮断され、出力信
号Ｄは第２の基準電源VDDの電位となる。
すなわちセンス増幅回路の一方の出力が（この
場合は出力信号Ｄ）がVDDの電位になり易くな
る。さらにこの高電圧の出力信号Ｄは負荷トラン
ジスタQP11のゲートに入力されるため負荷トラン
ジスタQP11を遮断するように働く。このためトラ
ンジスタQN11およびQN12によりVSSの電位に引き
下げる駆動力の方が負荷トランジスタQP11および
QP1によりVDDの電位に引き上げる駆動力より大
となり出力信号の電位は第１基準電源VSSの電
位に近くなりやすいことになる。逆に入力信号Ｓ
がある程度低い電位であると、前述した場合と同
様に駆動トランジスタQN12が遮断状態となり出力
信号はVDDの電位となりやすくなる。VDDとな
つた出力信号は負荷トランジスタQP21のゲート
に入力されるため負荷トランジスタQP21は遮断さ
れる。このため駆動トランジスタQN21およびQN22
によりVSSに引き下げる駆動力の方が負荷トラン
ジスタQP21およびQP2によりVDDの電位に引き上げ
る駆動力より大となり出力信号Ｄは第１の基準電
源VSSの電位になりやすくなる。
場合は出力信号Ｄ）がVDDの電位になり易くな
る。さらにこの高電圧の出力信号Ｄは負荷トラン
ジスタQP11のゲートに入力されるため負荷トラン
ジスタQP11を遮断するように働く。このためトラ
ンジスタQN11およびQN12によりVSSの電位に引き
下げる駆動力の方が負荷トランジスタQP11および
QP1によりVDDの電位に引き上げる駆動力より大
となり出力信号の電位は第１基準電源VSSの電
位に近くなりやすいことになる。逆に入力信号Ｓ
がある程度低い電位であると、前述した場合と同
様に駆動トランジスタQN12が遮断状態となり出力
信号はVDDの電位となりやすくなる。VDDとな
つた出力信号は負荷トランジスタQP21のゲート
に入力されるため負荷トランジスタQP21は遮断さ
れる。このため駆動トランジスタQN21およびQN22
によりVSSに引き下げる駆動力の方が負荷トラン
ジスタQP21およびQP2によりVDDの電位に引き上げ
る駆動力より大となり出力信号Ｄは第１の基準電
源VSSの電位になりやすくなる。
したがつて出力信号Ｄととはどちらも第１の
基準電源の電圧VSSと第２の基準電源の電圧VDD
になりやすく、増幅度Ａが高いセンス増幅回路が
実現できる。
基準電源の電圧VSSと第２の基準電源の電圧VDD
になりやすく、増幅度Ａが高いセンス増幅回路が
実現できる。
第４図ａは本発明の第２の実施例であるセンス
増幅回路を示すものである。第１の実施例と異な
るところは第３と第４のインバータ回路I12，I22
の負荷トランジスタQP1，QP2のゲート入力であ
る。負荷トランジスタQP1のゲート端子には出力
信号Ｄが入力され、負荷トランジスタQP2のゲー
ト端子には出力信号が入力されており、第１の
実施例よりも電位差の大きい信号がこれらの負荷
トランジスタのゲート端子に入力される。このた
め出力信号Ｄまたはが高電圧となつた場合、そ
の電圧と第２の基準電源VDDの電位差が負荷トラ
ンジスタQP1，QP2のしきい値電圧の絶対値以内
となれば、負荷トランジスタQP1またはQP2は遮
断状態となる。よつて、出力信号またはＤは第
１の基準電圧VSSになる。
増幅回路を示すものである。第１の実施例と異な
るところは第３と第４のインバータ回路I12，I22
の負荷トランジスタQP1，QP2のゲート入力であ
る。負荷トランジスタQP1のゲート端子には出力
信号Ｄが入力され、負荷トランジスタQP2のゲー
ト端子には出力信号が入力されており、第１の
実施例よりも電位差の大きい信号がこれらの負荷
トランジスタのゲート端子に入力される。このた
め出力信号Ｄまたはが高電圧となつた場合、そ
の電圧と第２の基準電源VDDの電位差が負荷トラ
ンジスタQP1，QP2のしきい値電圧の絶対値以内
となれば、負荷トランジスタQP1またはQP2は遮
断状態となる。よつて、出力信号またはＤは第
１の基準電圧VSSになる。
したがつて第２の実施例においても低い電位の
出力信号は容易に第１の基準電圧VSSとなり、増
幅度Ａのより高いセンス増幅回路が実現できる。
出力信号は容易に第１の基準電圧VSSとなり、増
幅度Ａのより高いセンス増幅回路が実現できる。
第３図ｂ、第４図ｂはそれぞれ第３図ａ、第４
図ａのセンス増幅回路を差動増幅化した実施例で
ある。第１と第２のインバータ回路I11とI21の第
１の基準電源VSS側の電源端子を共通接続し（ノ
ードN3）、トランジスタQN3を介して第１の基準
電源VSSに接続したものである。したがつて本実
施例によれば、第１および第２の実施例に比較
し、更に高い増幅度のセンス増幅回路が実現でき
る。またトランジスタQN3のゲート端子に制御信
号Ｃを入力することにより、このセンス増幅回路
自体を制御信号Ｃによりオン・オフ制御すること
ができる。
図ａのセンス増幅回路を差動増幅化した実施例で
ある。第１と第２のインバータ回路I11とI21の第
１の基準電源VSS側の電源端子を共通接続し（ノ
ードN3）、トランジスタQN3を介して第１の基準
電源VSSに接続したものである。したがつて本実
施例によれば、第１および第２の実施例に比較
し、更に高い増幅度のセンス増幅回路が実現でき
る。またトランジスタQN3のゲート端子に制御信
号Ｃを入力することにより、このセンス増幅回路
自体を制御信号Ｃによりオン・オフ制御すること
ができる。
これらの実施例による増幅度Ａ（式）を実測
した。入力信号Ｓとの電位差を10ｍＶとした場
合、第１と第２の実施例の増幅度Ａは、いずれも
第１図ａの回路の増幅度と比較して少なくとも２
倍は大きく第２図ａの回路の増幅度と比較しても
少なくとも1.2倍は大きいことがわかつた。さら
に、センス増幅回路を差動化した場合も第１と第
２の実施例は同様に、第１図ｂの回路の増幅度と
比較して少なくとも２倍は大きく第２図ｂの増幅
度と比較しても少なくとも1.2倍は大きいことが
分つた。
した。入力信号Ｓとの電位差を10ｍＶとした場
合、第１と第２の実施例の増幅度Ａは、いずれも
第１図ａの回路の増幅度と比較して少なくとも２
倍は大きく第２図ａの回路の増幅度と比較しても
少なくとも1.2倍は大きいことがわかつた。さら
に、センス増幅回路を差動化した場合も第１と第
２の実施例は同様に、第１図ｂの回路の増幅度と
比較して少なくとも２倍は大きく第２図ｂの増幅
度と比較しても少なくとも1.2倍は大きいことが
分つた。
以上述べてきたところからあきらかなように、
本発明によれば４つのインバータ回路を用い、負
荷トランジスタおよび駆動トランジスタが入力信
号のわずかな差でも遮断しやすくすることによつ
て、出力信号が容易にどちらか一方の基準電源の
電圧となり、高い増幅度を実現することができ
る。
本発明によれば４つのインバータ回路を用い、負
荷トランジスタおよび駆動トランジスタが入力信
号のわずかな差でも遮断しやすくすることによつ
て、出力信号が容易にどちらか一方の基準電源の
電圧となり、高い増幅度を実現することができ
る。
第１図ａ，ｂはそれぞれ従来のセンス増幅回路
の回路図、第２図ａ，ｂはそれぞれ現在提案され
ているセンス増幅回路の回路図、第３図ａ，ｂ、
第４図ａ，ｂはそれぞれ本発明の実施例によるセ
ンス増幅回路の回路図である。 Ｓ，……入力信号、Ｄ，……出力信号、
VDD，VSS……基準電源、QP1，QP2，QP11，QP21…
…トランジスタ（Ｐチヤンネル）、QN1，QN2，
QN11，QN12，QN21，QN22，QN3……トランジスタ
（Ｎチヤンネル）、I1，I2，I11，I12，I21，I22……
インバータ回路、Ｃ……制御信号。
の回路図、第２図ａ，ｂはそれぞれ現在提案され
ているセンス増幅回路の回路図、第３図ａ，ｂ、
第４図ａ，ｂはそれぞれ本発明の実施例によるセ
ンス増幅回路の回路図である。 Ｓ，……入力信号、Ｄ，……出力信号、
VDD，VSS……基準電源、QP1，QP2，QP11，QP21…
…トランジスタ（Ｐチヤンネル）、QN1，QN2，
QN11，QN12，QN21，QN22，QN3……トランジスタ
（Ｎチヤンネル）、I1，I2，I11，I12，I21，I22……
インバータ回路、Ｃ……制御信号。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型のMOSトランジスタを駆動ト
ランジスタとし、第２の導電型のMOSトランジ
スタを負荷トランジスタとし、第１の基準電源を
一方の電源端子に供給し、第２の基準電源を他方
の電源端子に供給し、第１と第２の入力信号をそ
れぞれの入力端子に接続する第１と第２のインバ
ータ回路と、 第１の導電型のMOSトランジスタを駆動トラ
ンジスタとし、第２の導電型のMOSトランジス
タを負荷トランジスタとし、前記第１のインバー
タ回路の出力を一方の電源端子に入力し、第２の
基準電源を他方の電源端子に供給し、第１の入力
信号を入力端子に入力する第３のインバータ回路
と、 第１の導電型のMOSトランジスタを駆動トラ
ンジスタとし、第２の導電型のMOSトランジス
タを負荷トランジスタとし、前記第２のインバー
タ回路の出力を一方の電源端子に入力し、第２の
基準電源を他方の電源端子に供給し、第２の入力
信号を入力端子に入力する第４のインバータ回路
とを備え、 前記第４のインバータ回路の出力を前記第１の
インバータ回路における負荷のトランジスタのゲ
ート入力とし、前記第３のインバータ回路の出力
を前記第２のインバータ回路における負荷トラン
ジスタのゲート入力とするセンス増幅回路。 ２ 特許請求の範囲第１項記載の回路において、
前記第３のインバータ回路における負荷トランジ
スタのゲートには前記第２のインバータ回路の出
力を入力し、前記第４のインバータ回路における
負荷トランジスタのゲートには前記第１のインバ
ータ回路の出力を入力するセンス増幅回路。 ３ 特許請求の範囲第１項記載の回路において、
前記第３のインバータ回路における負荷トランジ
スタのゲートには前記第４のインバータ回路の出
力を入力し、前記第４のインバータ回路における
負荷トランジスタのゲートには前記第３のインバ
ータ回路の出力を入力したセンス増幅回路。 ４ 特許請求の範囲第１項ないし第３項のいずれ
かに記載の回路において、 前記第１と第２のインバータ回路の一方の電源
端子を互いに接続し、かつ制御信号により制御で
きる第１の導電型のMOSトランジスタを介して
第１の基準電源に接続するセンス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059421A JPS58177590A (ja) | 1982-04-09 | 1982-04-09 | センス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059421A JPS58177590A (ja) | 1982-04-09 | 1982-04-09 | センス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58177590A JPS58177590A (ja) | 1983-10-18 |
| JPH0158593B2 true JPH0158593B2 (ja) | 1989-12-12 |
Family
ID=13112777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059421A Granted JPS58177590A (ja) | 1982-04-09 | 1982-04-09 | センス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177590A (ja) |
-
1982
- 1982-04-09 JP JP57059421A patent/JPS58177590A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58177590A (ja) | 1983-10-18 |
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