JPH0159768B2 - - Google Patents
Info
- Publication number
- JPH0159768B2 JPH0159768B2 JP56088928A JP8892881A JPH0159768B2 JP H0159768 B2 JPH0159768 B2 JP H0159768B2 JP 56088928 A JP56088928 A JP 56088928A JP 8892881 A JP8892881 A JP 8892881A JP H0159768 B2 JPH0159768 B2 JP H0159768B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- switch
- controlled
- capacitor
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、所定の相クロツクで制御されるスイ
ツチと、コンデンサと、基準電位、例えばアース
電位に接続されている非反転入力側を有する少な
くとも１つの演算増幅器とから成る、アナログ標
本化信号を処理するための電気フイルタ回路であ
つて、信号電荷の入力結合は少なくとも１つのコ
ンデンサを介して行なわれ、該コンデンサには制
御されるスイツチが所属しておりかつ該コンデン
サは演算増幅器の反転入力側に前置接続されてお
り、かつ更に前記演算増幅器の出力側には少なく
とも１つの制御されるスイツチが後置接続されて
いる形式のものに関する。
ツチと、コンデンサと、基準電位、例えばアース
電位に接続されている非反転入力側を有する少な
くとも１つの演算増幅器とから成る、アナログ標
本化信号を処理するための電気フイルタ回路であ
つて、信号電荷の入力結合は少なくとも１つのコ
ンデンサを介して行なわれ、該コンデンサには制
御されるスイツチが所属しておりかつ該コンデン
サは演算増幅器の反転入力側に前置接続されてお
り、かつ更に前記演算増幅器の出力側には少なく
とも１つの制御されるスイツチが後置接続されて
いる形式のものに関する。
この形式のスイツチフイルタは、論文「スイツ
チド・キヤパシタ・フイルタ・デザイン・ユージ
ング・バイリニア・Ｚ−トランスフオーム」雑誌
「IEEE トランザクシヨン・オン・サーキツツ・
アンド・システムズ」Vol・Cas−25、No.12、
1978年12月、第1039乃至1044頁により、また論文
「スイツチド・キヤパシタ・サーキツツ・バイリ
ニアリー・エクイバレント・トウー・フローテイ
ング・インダクタ・オア・F.D.N.R」雑誌「エレ
クトロニクス・レターズ」1979年２月１日、
Vol.15No.3、第87および88頁によつて既に公知
になつている。その際時間的に連続的なアナログ
信号を本来のように処理するのではなく、標本の
形の時間的に分離した信号を処理するフイルタが
取扱われており、その際標本は、クロツク周波数
Ｆに同期して発生され、かつそれに応じて式Ｔ＝
１／Ｆを介してＴは、クロツク周期と称される。
この種の標本を発生する回路は公知なので、ここ
で詳細に説明する必要はない。しかし以下におい
て次のことを前提とする。即ちそれぞれ図示され
た回路の前または後にこのような標本化回路が接
続できるので、一方においてアナログ信号から取
出された標本をフイルタ回路の入力側に供給し、
かつ出力側で得られた信号を再び時間的に連続し
たアナログ信号に変換することができる。この種
のフイルタの重要な工業的な利点は次の点にあ
る。即ちコイルは、能動スイツチ素子とコンデン
サによつてシユミレートされるので、多くのフイ
ルタ回路のモノリシツク集積化に適している。そ
の際増幅器として主に公知の演算増幅器が使用さ
れ、かつその際一方ではできるだけ僅かな数のス
イツチ素子しか必要とせず、かつ他方ではこの種
の回路の安定度も保証することが望ましい。前記
公知の回路では演算増幅器の反転入力側はコンデ
ンサを介して出力側に接続されており、従つて或
る程度負帰還をかけられている。しかし使用され
た演算増幅器は、高度な同相成分抑圧が必要であ
るとわかつた。その理由は演算増幅器の非反転入
力側は恒常的にアース電位に保持されないからで
ある。更にコンデンサはMOS−技術で形成され、
かつこの方法において不可避的に浮動MOSコン
デンサに伴うアース容量によりフイルタ機能に著
しい障害を来たすおそれがあることは明らかであ
る。
チド・キヤパシタ・フイルタ・デザイン・ユージ
ング・バイリニア・Ｚ−トランスフオーム」雑誌
「IEEE トランザクシヨン・オン・サーキツツ・
アンド・システムズ」Vol・Cas−25、No.12、
1978年12月、第1039乃至1044頁により、また論文
「スイツチド・キヤパシタ・サーキツツ・バイリ
ニアリー・エクイバレント・トウー・フローテイ
ング・インダクタ・オア・F.D.N.R」雑誌「エレ
クトロニクス・レターズ」1979年２月１日、
Vol.15No.3、第87および88頁によつて既に公知
になつている。その際時間的に連続的なアナログ
信号を本来のように処理するのではなく、標本の
形の時間的に分離した信号を処理するフイルタが
取扱われており、その際標本は、クロツク周波数
Ｆに同期して発生され、かつそれに応じて式Ｔ＝
１／Ｆを介してＴは、クロツク周期と称される。
この種の標本を発生する回路は公知なので、ここ
で詳細に説明する必要はない。しかし以下におい
て次のことを前提とする。即ちそれぞれ図示され
た回路の前または後にこのような標本化回路が接
続できるので、一方においてアナログ信号から取
出された標本をフイルタ回路の入力側に供給し、
かつ出力側で得られた信号を再び時間的に連続し
たアナログ信号に変換することができる。この種
のフイルタの重要な工業的な利点は次の点にあ
る。即ちコイルは、能動スイツチ素子とコンデン
サによつてシユミレートされるので、多くのフイ
ルタ回路のモノリシツク集積化に適している。そ
の際増幅器として主に公知の演算増幅器が使用さ
れ、かつその際一方ではできるだけ僅かな数のス
イツチ素子しか必要とせず、かつ他方ではこの種
の回路の安定度も保証することが望ましい。前記
公知の回路では演算増幅器の反転入力側はコンデ
ンサを介して出力側に接続されており、従つて或
る程度負帰還をかけられている。しかし使用され
た演算増幅器は、高度な同相成分抑圧が必要であ
るとわかつた。その理由は演算増幅器の非反転入
力側は恒常的にアース電位に保持されないからで
ある。更にコンデンサはMOS−技術で形成され、
かつこの方法において不可避的に浮動MOSコン
デンサに伴うアース容量によりフイルタ機能に著
しい障害を来たすおそれがあることは明らかであ
る。
これとの関連において更に、この種のフイルタ
において使用されるスイツチの実現方法自体も公
知であることを述べておく。自明のことながらス
イツチをまた、その多のフイルタ構成部と一緒に
集積できるように構成することが所望される。こ
の場合例えばMOS−トランジスタが考えられる。
以下この点についてはそれ以上詳細に説明しない
が、次のことから出発するものとする。即ち例え
ば制御電圧を制御電極に印加することによつてス
イツチは導通状態になる。換言すればスイツチは
この時間間隔において閉成され、一方スイツチは
その他の時間間隔では導通接続されず、従つて電
気的に遮断される。
において使用されるスイツチの実現方法自体も公
知であることを述べておく。自明のことながらス
イツチをまた、その多のフイルタ構成部と一緒に
集積できるように構成することが所望される。こ
の場合例えばMOS−トランジスタが考えられる。
以下この点についてはそれ以上詳細に説明しない
が、次のことから出発するものとする。即ち例え
ば制御電圧を制御電極に印加することによつてス
イツチは導通状態になる。換言すればスイツチは
この時間間隔において閉成され、一方スイツチは
その他の時間間隔では導通接続されず、従つて電
気的に遮断される。
本発明の課題は、共振特性を示し、かつ従つて
電気通信技術分野におけるフイルタ回路に使用可
能である、スイツチおよびコンデンサを配置して
構成される回路を提供することである。冒頭に述
べた回路から出発してこの課題は本発明により次
のように解決される。即ちそれぞれの相クロツク
により制御されるスイツチが、Ｎ＋１個の同じ大
きさのコンデンサから成る閉ループ路が生じるよ
うに、配置されかつ制御されるようになつてお
り、前記閉ループ路においてＮ＋１個のコンデン
サのそれぞれが、Ｎ個の信号電荷が周期的に循環
するように、１つの相クロツクの期間その電荷を
送出しかつそれに直接続く相クロツクにおいて電
荷を受取るようになつており、その際閉ループ路
を形成するＮ＋１個のコンデンサの一方の電極が
演算増幅器の反転入力側に接続されており、かつ
他方の電極がそれぞれ１つのスイツチを介して基
準電位に接続されており、かつ別の１つのスイツ
チを介して演算増幅器の出力側に接続されてお
り、かつ信号電荷の入力結合作用をするコンデン
サの一方の電極はそれぞれ、制御されるスイツチ
を介して入力端子のいずれかに切換られ、かつ他
方の電極はそれぞれ、制御されるスイツチを介し
て演算増幅器の反転入力側か基準電位かに切換ら
れ、かつ出力端子は制御されるスイツチを介して
演算増幅器の出力側に接続されている。
電気通信技術分野におけるフイルタ回路に使用可
能である、スイツチおよびコンデンサを配置して
構成される回路を提供することである。冒頭に述
べた回路から出発してこの課題は本発明により次
のように解決される。即ちそれぞれの相クロツク
により制御されるスイツチが、Ｎ＋１個の同じ大
きさのコンデンサから成る閉ループ路が生じるよ
うに、配置されかつ制御されるようになつてお
り、前記閉ループ路においてＮ＋１個のコンデン
サのそれぞれが、Ｎ個の信号電荷が周期的に循環
するように、１つの相クロツクの期間その電荷を
送出しかつそれに直接続く相クロツクにおいて電
荷を受取るようになつており、その際閉ループ路
を形成するＮ＋１個のコンデンサの一方の電極が
演算増幅器の反転入力側に接続されており、かつ
他方の電極がそれぞれ１つのスイツチを介して基
準電位に接続されており、かつ別の１つのスイツ
チを介して演算増幅器の出力側に接続されてお
り、かつ信号電荷の入力結合作用をするコンデン
サの一方の電極はそれぞれ、制御されるスイツチ
を介して入力端子のいずれかに切換られ、かつ他
方の電極はそれぞれ、制御されるスイツチを介し
て演算増幅器の反転入力側か基準電位かに切換ら
れ、かつ出力端子は制御されるスイツチを介して
演算増幅器の出力側に接続されている。
次に本発明の図示の実施例を用いて詳細に説明
する。
する。
第１図の実施例において、切換信号によつて略
示されている個別スイツチには、Ｓおよび２桁の
数字が付けられている。スイツチには直接、その
スイツチが閉成される相クロツク（第２図参照）
も示されており、かつ更に左側の数字はそのスイ
ツチが閉成される相クロツクと一致し、一方右側
の数字は整理番号を示すことがわかる。
示されている個別スイツチには、Ｓおよび２桁の
数字が付けられている。スイツチには直接、その
スイツチが閉成される相クロツク（第２図参照）
も示されており、かつ更に左側の数字はそのスイ
ツチが閉成される相クロツクと一致し、一方右側
の数字は整理番号を示すことがわかる。
さて第１図から明らかなように演算増幅器５の
非反転入力側（＋）には数字６が付けられてお
り、またこの入力側は直接基準電位に接続されて
いる。演算増幅器５の反転入力側（−）には数字
７が付けられており、またこの増幅器の出力側
は、数字８で示されている。反転入力側７から基
準電位９へ線路が導かれており、またこの線路は
この実施例では相クロツク２の間閉成されるスイ
ツチＳ２４および相クロツク１の間閉成されるス
イツチＳ１４によつて制御される。ところでこの
線路には容量値がＣで示されているコンデンサ１
４乃至１７の片方が接続されている。コンデンサ
１４乃至１７の第２の電極は、スイツチＳ４１，
Ｓ３１，Ｓ２１およびＳ１１を介して基準電位９
に接続されており、またこれらスイツチはその対
応の相クロツク４，３，２，１の間閉成されるこ
とがわかる。コンデンサ１４乃至１７の第２の電
極は更に、スイツチＳ１２，Ｓ４２，Ｓ３２，Ｓ
２２を介して演算増幅器５の出力側８に接続され
ている。従つて第２図のクロツク図との関連にお
いて第１図の回路は、コンデンサ１４乃至１７の
うちその都度１つだけ、例えばコンデンサ１５が
演算増幅器５の出力側８と接続され、一方その都
度唯一のコンデンサ、例えばコンデンサ１４のみ
が基準電位９に接続されることがわかる。更に制
御は次のように行なわれる。即ちクロツク周期Ｔ
内で４つのコンデンサ１４，１５，１６および１
７のそれぞれが、４つの相クロツク１乃至４のい
ずれかの間基準電位９に接続され、かつそれに続
く次の相クロツクにおいて演算増幅器の出力側８
に接続される。基準電位９との接続が例えば相ク
ロツク１の間行なわれるとき、演算増幅器の出力
側８との接続は引続く相クロツク２において行な
われなければならない。
非反転入力側（＋）には数字６が付けられてお
り、またこの入力側は直接基準電位に接続されて
いる。演算増幅器５の反転入力側（−）には数字
７が付けられており、またこの増幅器の出力側
は、数字８で示されている。反転入力側７から基
準電位９へ線路が導かれており、またこの線路は
この実施例では相クロツク２の間閉成されるスイ
ツチＳ２４および相クロツク１の間閉成されるス
イツチＳ１４によつて制御される。ところでこの
線路には容量値がＣで示されているコンデンサ１
４乃至１７の片方が接続されている。コンデンサ
１４乃至１７の第２の電極は、スイツチＳ４１，
Ｓ３１，Ｓ２１およびＳ１１を介して基準電位９
に接続されており、またこれらスイツチはその対
応の相クロツク４，３，２，１の間閉成されるこ
とがわかる。コンデンサ１４乃至１７の第２の電
極は更に、スイツチＳ１２，Ｓ４２，Ｓ３２，Ｓ
２２を介して演算増幅器５の出力側８に接続され
ている。従つて第２図のクロツク図との関連にお
いて第１図の回路は、コンデンサ１４乃至１７の
うちその都度１つだけ、例えばコンデンサ１５が
演算増幅器５の出力側８と接続され、一方その都
度唯一のコンデンサ、例えばコンデンサ１４のみ
が基準電位９に接続されることがわかる。更に制
御は次のように行なわれる。即ちクロツク周期Ｔ
内で４つのコンデンサ１４，１５，１６および１
７のそれぞれが、４つの相クロツク１乃至４のい
ずれかの間基準電位９に接続され、かつそれに続
く次の相クロツクにおいて演算増幅器の出力側８
に接続される。基準電位９との接続が例えば相ク
ロツク１の間行なわれるとき、演算増幅器の出力
側８との接続は引続く相クロツク２において行な
われなければならない。
従つて第１図の実施例において、作用的に閉ル
ープ路を形成する４つのコンデンサが使用されて
いる。第１図では、対応する相クロツク１，２，
３，４が示されている矢印によつて付加的にこの
ことが図示されている。その際スイツチは３つの
信号電荷が周期的に循環するように投入接続さ
れ、換言すればクロツク割当は上記のように選択
される。このことは一般的にはＮ個の信号電荷
は、Ｎ＋１個のコンデンサを使用しかつ冒頭で明
らかにした法則を相応に拡大してこれらコンデン
サが１つの閉ループ路を形成すれば、周期的に循
環することができる。
ープ路を形成する４つのコンデンサが使用されて
いる。第１図では、対応する相クロツク１，２，
３，４が示されている矢印によつて付加的にこの
ことが図示されている。その際スイツチは３つの
信号電荷が周期的に循環するように投入接続さ
れ、換言すればクロツク割当は上記のように選択
される。このことは一般的にはＮ個の信号電荷
は、Ｎ＋１個のコンデンサを使用しかつ冒頭で明
らかにした法則を相応に拡大してこれらコンデン
サが１つの閉ループ路を形成すれば、周期的に循
環することができる。
既述のように第１図には固有振動を減衰するた
めに、別のコンデンサ１８が使用されている点で
有利な実施例が図示されており、その際コンデン
サ１８の容量値はすぐそばにαcで図示されてい
る。コンデンサ１８は即ち、閉ループ路から電荷
を取出すことができ、しかもこのことは値αに関
連して調節される。このためにコンデンサ１８
を、Ｎ＋１個の相クロツクのいずれかの間、例え
ば相クロツク２の間演算増幅器の出力側８に接続
するようにし、その結果例えばコンデンサ１７は
スイツチＳ２３およびＳ２４を介してコンデンサ
１８に並列に接続されるようにしさえすればよ
い。コンデンサ１８はそれから、任意の別の相ク
ロツクで放電される。このことは実施例において
は、相クロツク１の間コンデンサを基準電位９に
接続するスイツチＳ１３およびＳ１４を介して行
なわれる。この過程に対しては多数の変形回路を
使用することもできるが、出来るだけ良好な放電
が行なわれるように第１図の実施例ではこの過程
は、コンデンサ１８の両電極が相クロツク１にお
いて基準電位９に接続されるように選択されてい
る。
めに、別のコンデンサ１８が使用されている点で
有利な実施例が図示されており、その際コンデン
サ１８の容量値はすぐそばにαcで図示されてい
る。コンデンサ１８は即ち、閉ループ路から電荷
を取出すことができ、しかもこのことは値αに関
連して調節される。このためにコンデンサ１８
を、Ｎ＋１個の相クロツクのいずれかの間、例え
ば相クロツク２の間演算増幅器の出力側８に接続
するようにし、その結果例えばコンデンサ１７は
スイツチＳ２３およびＳ２４を介してコンデンサ
１８に並列に接続されるようにしさえすればよ
い。コンデンサ１８はそれから、任意の別の相ク
ロツクで放電される。このことは実施例において
は、相クロツク１の間コンデンサを基準電位９に
接続するスイツチＳ１３およびＳ１４を介して行
なわれる。この過程に対しては多数の変形回路を
使用することもできるが、出来るだけ良好な放電
が行なわれるように第１図の実施例ではこの過程
は、コンデンサ１８の両電極が相クロツク１にお
いて基準電位９に接続されるように選択されてい
る。
既述のように、この回路はアナログ標本化信号
を処理するのに適している。従つて標本の形で使
用される信号電荷を回路に供給するのに適してい
る入力結合回路および出力側でろ波された信号と
して使用するのに適している出力結合回路を設け
なければならない。信号電圧を入力結合するため
に第１図の実施例ではまずコンデンサ１９が設け
られている。このコンデンサの容量値はβ1cで示
されている。スイツチ−入力および出力結合回路
に関しては次のことが考慮される。即ち切換順序
もしくは既述の回路の切換順序との対応は、４つ
の相クロツクに基づいて設定されている実施例に
合わせられている。入力および出力結合回路にお
いても個別スイツチに直接相クロツクが記入され
ているので、この結果その閉成時期を直接読取
れ、かつここでも次のことが当嵌る。即ちスイツ
チＳに所属する数字は２桁の数字として形成され
ており、10の位の数字はその相クロツクの間にお
ける閉成時期を示し、一方１位の数字は整理番号
を示す。更に活弧の中には、回路の機能を失なう
ことなしに同様にスイツチを閉成することができ
る別の異なつた相クロツクが示されている。
を処理するのに適している。従つて標本の形で使
用される信号電荷を回路に供給するのに適してい
る入力結合回路および出力側でろ波された信号と
して使用するのに適している出力結合回路を設け
なければならない。信号電圧を入力結合するため
に第１図の実施例ではまずコンデンサ１９が設け
られている。このコンデンサの容量値はβ1cで示
されている。スイツチ−入力および出力結合回路
に関しては次のことが考慮される。即ち切換順序
もしくは既述の回路の切換順序との対応は、４つ
の相クロツクに基づいて設定されている実施例に
合わせられている。入力および出力結合回路にお
いても個別スイツチに直接相クロツクが記入され
ているので、この結果その閉成時期を直接読取
れ、かつここでも次のことが当嵌る。即ちスイツ
チＳに所属する数字は２桁の数字として形成され
ており、10の位の数字はその相クロツクの間にお
ける閉成時期を示し、一方１位の数字は整理番号
を示す。更に活弧の中には、回路の機能を失なう
ことなしに同様にスイツチを閉成することができ
る別の異なつた相クロツクが示されている。
第１図において第１の入力端子対には番号10お
よび10′が付けられており、そこに入力信号標本
U1が加えられる。入力端子10には、相クロツク
４あるいは１において閉成することができるスイ
ツチＳ４３が続いている。更にこのスイツチには
並列分岐において相クロツク１あるるいは４にお
いて閉成することができるスイツチ１６が続いて
いる。このスイツチはそれから基準電位９または
別の電位に接続されている第２の入力端子１０′
に導かれている。また前記スイツチ４３には既述
のコンデンサ１９が続いており、このコンデンサ
には並列分岐においてスイツチＳ４４が後置接続
されている。スイツチＳ４４はコンデンサ１９と
反対の側で同じく基準電位に接続されている。直
列分岐には相クロツク１の間閉成されるスイツチ
１５が続いている。このスイツチの出力側は演算
増幅器５の反転入力側７に直接接続されている。
信号の出力結合のために最も簡単な場合相クロツ
ク１の間閉成されるスイツチＳ１７を設けること
ができる。その際このスイツチを介して直接出力
端子１１に達することができるので、従つて入力
端子１１を基準電位９との間で相クロツク１の間
出力信号U4が使用される。
よび10′が付けられており、そこに入力信号標本
U1が加えられる。入力端子10には、相クロツク
４あるいは１において閉成することができるスイ
ツチＳ４３が続いている。更にこのスイツチには
並列分岐において相クロツク１あるるいは４にお
いて閉成することができるスイツチ１６が続いて
いる。このスイツチはそれから基準電位９または
別の電位に接続されている第２の入力端子１０′
に導かれている。また前記スイツチ４３には既述
のコンデンサ１９が続いており、このコンデンサ
には並列分岐においてスイツチＳ４４が後置接続
されている。スイツチＳ４４はコンデンサ１９と
反対の側で同じく基準電位に接続されている。直
列分岐には相クロツク１の間閉成されるスイツチ
１５が続いている。このスイツチの出力側は演算
増幅器５の反転入力側７に直接接続されている。
信号の出力結合のために最も簡単な場合相クロツ
ク１の間閉成されるスイツチＳ１７を設けること
ができる。その際このスイツチを介して直接出力
端子１１に達することができるので、従つて入力
端子１１を基準電位９との間で相クロツク１の間
出力信号U4が使用される。
演算増幅器５の出力側８を相クロツク３の間ス
イツチＳ３５を介して別の出力端子対１３もしく
は９（基準電位）に接続し、その結果そこで相ク
ロツク３において出力信号U2が得られるように
することもできる。
イツチＳ３５を介して別の出力端子対１３もしく
は９（基準電位）に接続し、その結果そこで相ク
ロツク３において出力信号U2が得られるように
することもできる。
第１図において、別の入力端子対１２，１２′
が設けられていることがわかり、その際一方の端
子１２′はこの場合も基準電位９に接続されてい
るので、その結果端子１２と１２′との間に入力
端子U3が加えられる。端子１２には、相クロツ
ク２あるるいは相クロツク３の間に閉成されるス
イツチＳ２５が続いている。スイツチＳ２５に
は、入力方向に見て並列分岐において別のスイツ
チＳ３３が後置接続されている。このスイツチは
相応に相クロツク３あるいは２の間閉成される。
前記スイツチＳ２５には、容量値がβ2cで示され
ているコンデンサ２０が続いている。このコンデ
ンサの、入力端子１２とは反対側の電極は、相ク
ロツク２において閉成されるスイツチ２６を介し
て基準電位９に接続されている。一方前記コンデ
ンサ２０に続いている直列分岐は、相クロツク３
の間スイツチＳ３４を介して最終的に演算増幅器
５の反転入力側７に接続される。
が設けられていることがわかり、その際一方の端
子１２′はこの場合も基準電位９に接続されてい
るので、その結果端子１２と１２′との間に入力
端子U3が加えられる。端子１２には、相クロツ
ク２あるるいは相クロツク３の間に閉成されるス
イツチＳ２５が続いている。スイツチＳ２５に
は、入力方向に見て並列分岐において別のスイツ
チＳ３３が後置接続されている。このスイツチは
相応に相クロツク３あるいは２の間閉成される。
前記スイツチＳ２５には、容量値がβ2cで示され
ているコンデンサ２０が続いている。このコンデ
ンサの、入力端子１２とは反対側の電極は、相ク
ロツク２において閉成されるスイツチ２６を介し
て基準電位９に接続されている。一方前記コンデ
ンサ２０に続いている直列分岐は、相クロツク３
の間スイツチＳ３４を介して最終的に演算増幅器
５の反転入力側７に接続される。
更に物理的動作について説明する。第１図およ
び第２図に基づいて説明した回路において、電荷
パケツトが実際に転送される。共振周波数fres＝
Ｆ／Ｎを有する共振器を実現するためにＮ＋１個
の同じ大きさのコンデンサおよび（Ｎ＋１）相ク
ロツクが必要とされる。別個の放電位相は必要で
ない。というのはコンデンサは、蓄積された電荷
の送出時に完全に空にされ（理想的な演算増幅器
であることを前提とすれば）従つて新しい電荷バ
ケツトを受取るため準備されているはずだからで
ある。そこで個別容量値と共通の公称値との偏差
がコンデンサでほんの僅かだけ異なつた電圧値が
生じるように作用するが、電荷パケツトの大きさ
には何ら影響しないですむ。
び第２図に基づいて説明した回路において、電荷
パケツトが実際に転送される。共振周波数fres＝
Ｆ／Ｎを有する共振器を実現するためにＮ＋１個
の同じ大きさのコンデンサおよび（Ｎ＋１）相ク
ロツクが必要とされる。別個の放電位相は必要で
ない。というのはコンデンサは、蓄積された電荷
の送出時に完全に空にされ（理想的な演算増幅器
であることを前提とすれば）従つて新しい電荷バ
ケツトを受取るため準備されているはずだからで
ある。そこで個別容量値と共通の公称値との偏差
がコンデンサでほんの僅かだけ異なつた電圧値が
生じるように作用するが、電荷パケツトの大きさ
には何ら影響しないですむ。
第１図は、Fres＝Ｆ／３および対応する４つの
相クロツクを有するこの種の極めて安定な共振器
を示す。コンデンサαcは、全体のフイルタにと
つて必要な、共振器の減衰に役立つ。同時に、共
振器を４ポートで形成する、信号の入力および出
力結合の１実施例が図示されており、その際この
共振器を用いて線路共振器の入力側で進行波を、
また出力側で後進波をシユミレートすることがで
きる。
相クロツクを有するこの種の極めて安定な共振器
を示す。コンデンサαcは、全体のフイルタにと
つて必要な、共振器の減衰に役立つ。同時に、共
振器を４ポートで形成する、信号の入力および出
力結合の１実施例が図示されており、その際この
共振器を用いて線路共振器の入力側で進行波を、
また出力側で後進波をシユミレートすることがで
きる。
伝達関数を示すために、それ自体は公知の、所
謂Ｚ−変換（IEEE トランザクシヨン・オン・
サーキツツ・アンド・システムズ、Vol.CAS−
25、Nr.12、1978年12月、第1039乃至1044頁／エ
レクトロニクス・レターズ、1979年２月１日、
Vol.15、Nr3、第87、88頁）を用いることができ
る。この表わし方においては次のようになる。
謂Ｚ−変換（IEEE トランザクシヨン・オン・
サーキツツ・アンド・システムズ、Vol.CAS−
25、Nr.12、1978年12月、第1039乃至1044頁／エ
レクトロニクス・レターズ、1979年２月１日、
Vol.15、Nr3、第87、88頁）を用いることができ
る。この表わし方においては次のようになる。
この多ポートの全体の伝達関数の分母多項式
は、 Ｎ（ｚ）＝１−z-3１／１＋α であり、即ち固有周波数は、半径１／ 3√１＋
を有する円上のｚ−平面にある。分子多項式は、
Ｎ（ｚ）＝±β1,2z-k（ｋ＝０、１、２、3.）の形で
ある。
は、 Ｎ（ｚ）＝１−z-3１／１＋α であり、即ち固有周波数は、半径１／ 3√１＋
を有する円上のｚ−平面にある。分子多項式は、
Ｎ（ｚ）＝±β1,2z-k（ｋ＝０、１、２、3.）の形で
ある。
個々の相クロツク間の隙間において演算増幅器
は負帰還されず、その結果飽和の危険は生じない
（“ラツチ・アツプ”効果）。
は負帰還されず、その結果飽和の危険は生じない
（“ラツチ・アツプ”効果）。
これまで説明してきた回路によつて、クロツク
に忠実な共振周波数を有するモノリシツク集積可
能な共振器が形成される。既述の回路は次の利点
を有する。即ち個別スイツチ−コンデンサ共振器
に対してそれぞれ唯一の演算増幅器しか必要でな
くかつ閉ループ路におけるコンデンサは相互に同
じ大きさである。その上この共振器は安定してお
りかつ出力信号は減結合されて使用される。
に忠実な共振周波数を有するモノリシツク集積可
能な共振器が形成される。既述の回路は次の利点
を有する。即ち個別スイツチ−コンデンサ共振器
に対してそれぞれ唯一の演算増幅器しか必要でな
くかつ閉ループ路におけるコンデンサは相互に同
じ大きさである。その上この共振器は安定してお
りかつ出力信号は減結合されて使用される。
第１図は、４つの相クロツクによつて作動する
ことができる本発明のフイルタの回路図であり、
第２図は第１図の回路に所属するクロツク図であ
る。 １〜４……相クロツク、５……演算増幅器、６
……非反転入力側、７……反転入力側、９……基
準電位、１０，１０′，１２，１２′……入力端
子、１１，１３……出力端子、１４〜２０……コ
ンデンサ、U1，U3……入力電圧、U2，U4……出
力電圧、Ｔ……クロツク周期。
ことができる本発明のフイルタの回路図であり、
第２図は第１図の回路に所属するクロツク図であ
る。 １〜４……相クロツク、５……演算増幅器、６
……非反転入力側、７……反転入力側、９……基
準電位、１０，１０′，１２，１２′……入力端
子、１１，１３……出力端子、１４〜２０……コ
ンデンサ、U1，U3……入力電圧、U2，U4……出
力電圧、Ｔ……クロツク周期。
Claims (1)
- 【特許請求の範囲】 １ 所定の相クロツク１，２，３，４で制御され
るスイツチと、コンデンサと、基準電位９に接続
されている非反転入力側６を有する少なくとも１
つの演算増幅器５とから成る、アナログ標本化信
号を処理するための電気フイルタ回路であつて、
信号電荷の入力結合は少なくとも１つのコンデン
サＣを介して行なわれ、該コンデンサには制御さ
れるスイツチが所属しておりかつ該スイツチは演
算増幅器５の反転入力側７に前置接続されてお
り、かつ更に前記演算増幅器５の出力側８には少
なくとも１つの制御されるスイツチＳ１７が後置
接続されている形式のものにおいて、相クロツク
１，２，３，４で制御されるスイツチが、Ｎ＋１
（Ｎ＝２、３、４…）個の同じ大きさのコンデン
サ１４，１５，１６，１７から成る閉ループ路が
生じるように、配置されかつ制御されるようにな
つており、前記閉ループ路においてＮ＋１個のコ
ンデンサのそれぞれが、Ｎ個の信号電荷が周期的
に循環するように、１つの相クロツクの期間その
電荷を送出しかつそれに直接続く相クロツクにお
いて電荷を受取るようになつており、その際閉ル
ープ路を形成するＮ＋１個のコンデンサ１４，１
５，１６，１７の一方の電極が演算増幅器５の反
転入力側７に接続されており、かつ他方の電極が
それぞれ１つのスイツチＳ１１，Ｓ２１，Ｓ３
１，Ｓ４１を介して基準電位９に接続されてお
り、かつ別の１つのスイツチＳ１２，Ｓ２２，Ｓ
３２，Ｓ４２を介して演算増幅器５の出力側８に
接続されており、かつ信号電荷の入力結合作用を
するコンデンサ１９，２０の一方の電極はそれぞ
れ、制御されるスイツチＳ４３，Ｓ１６；Ｓ２
５，Ｓ３３を介して入力端子１０，１０′；１２，
１２′のいずれかに切換られ、かつ他方の電極は
それぞれ、制御されるスイツチＳ１５，Ｓ４４；
Ｓ３４，Ｓ２６を介して演算増幅器５の反転入力
側７か基準電位９かに切換られ、かつ出力端子１
１，１３は制御されるスイツチＳ１７，Ｓ３５を
介して演算増幅器５の出力側８に接続されるよう
にしたことを特徴とする電気フイルタ回路。 ２ 別のスイツチＳ１２，Ｓ２２，Ｓ３２，Ｓ４
２はＮ＋１個の相クロツク１乃至４によつて、Ｎ
＋１個のコンデンサのうちその都度１つのコンデ
ンサだけが基準電位９に接続されかつそれとは別
の１つのコンデンサだけが演算増幅器５の出力側
８に接続されるように制御され、かつ更にこれら
スイツチの制御は、標本化周期（Ｔ）内において
Ｎ＋１個のコンデンサ１４，１５，１６，１７の
それぞれがＮ＋１個の相クロツク１乃至４のいず
れかの期間では基準電位９に接続されかつそれに
直接続く次の相クロツクにおいて演算増幅器５の
出力側８に接続されるように行なわれる特許請求
の範囲第１項記載の電気フイルタ回路。 ３ 所定の相クロツク１，２，３，４で制御され
るスイツチと、コンデンサと、基準電位９に接続
されている非反転入力側６を有する少なくとも１
つの演算増幅器５とから成る、アナログ標本化信
号を処理するための電気フイルタ回路であつて、
信号電荷の入力結合は少なくとも１つのコンデン
サＣを介して行なわれ、該コンデンサには制御さ
れるスイツチが所属しておりかつ該スイツチは演
算増幅器５の反転入力側７に前置接続されてお
り、かつ更に前記演算増幅器５の出力側８には少
なくとも１つの制御されるスイツチＳ１７が後置
接続されている形式のものにおいて、相クロツク
１，２，３，４で制御されるスイツチが、Ｎ＋１
（Ｎ＝２、３、４…）個の同じ大きさのコンデン
サ１４，１５，１６，１７から成る閉ループ路が
生じるように、配置されかつ制御されるようにな
つており、前記閉ループ路においてＮ＋１個のコ
ンデンサのそれぞれが、Ｎ個の信号電荷が周期的
に循環するように、１つの相クロツクの期間その
電荷を送出しかつそれに直接続く相クロツクにお
いて電荷を受取るようになつており、その際閉ル
ープ路を形成するＮ＋１個のコンデンサ１４，１
５，１６，１７の一方の電極が演算増幅器５の反
転入力側７に接続されており、かつ他方の電極が
それぞれ１つのスイツチＳ１１，Ｓ２１，Ｓ３
１，Ｓ４１を介して基準電位９に接続されてお
り、かつ別の１つのスイツチＳ１２，Ｓ２２，Ｓ
３２，Ｓ４２を介して演算増幅器５の出力側８に
接続されており、かつ信号電荷の入力結合作用を
するコンデンサ１９，２０の一方の電極はそれぞ
れ、制御されるスイツチＳ４３，Ｓ１６；Ｓ２
５，Ｓ３３を介して入力端子１０，１０′；１２，
１２′のいずれかに切換られ、かつ他方の電極は
それぞれ、制御されるスイツチＳ１５，Ｓ４４；
Ｓ３４，Ｓ２６を介して演算増幅器５の反転入力
側７か基準電位９かに切換られ、かつ出力端子１
１，１３は制御されるスイツチＳ１７，Ｓ３５を
介して演算増幅器５の出力側８に接続されてお
り、かつ前記閉ループ路１４，１５，１６，１７
に付加して、スイツチＳ２３，Ｓ２４；Ｓ１３，
Ｓ１４を介して制御される別のコンデンサ１８が
設けられており、該コンデンサが１つの相クロツ
クの期間前記閉ループ路１４，１５，１６，１７
から電荷を取出すようにしたことを特徴とする電
気フイルタ回路。 電荷を取出すコンデンサ１８は、Ｎ＋１個の相
クロツクのいずれか１つの期間、該相クロツクの
間は演算増幅器５の出力側８に接続されるコンデ
ンサに２つのスイツチＳ２３，Ｓ２４を介して並
列に接続され、かつ任意の別の相クロツクではス
イツチＳ１３，Ｓ１４を介して放電されるように
した特許請求の範囲第３項記載の電気フイルタ回
路。 ５ 放電は、コンデンサ１８の２つの電極を共に
基準電位９に接続することによつて行なわれる特
許請求の範囲第４項記載の電気フイルタ回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3022252A DE3022252C2 (de) | 1980-06-13 | 1980-06-13 | Elektrische Filterschaltung zur Verarbeitung analoger Abtastsignale |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5728420A JPS5728420A (en) | 1982-02-16 |
| JPH0159768B2 true JPH0159768B2 (ja) | 1989-12-19 |
Family
ID=6104577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8892881A Granted JPS5728420A (en) | 1980-06-13 | 1981-06-11 | Electric filter circuit for processing analog sampling signal |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4626808A (ja) |
| EP (1) | EP0042116B1 (ja) |
| JP (1) | JPS5728420A (ja) |
| AT (1) | ATE7092T1 (ja) |
| DE (1) | DE3022252C2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH641005B (fr) * | 1980-10-01 | Asulab Sa | Dispositif pour le traitement d'un signal electrique variable par multiplexage. | |
| JPS58125909A (ja) * | 1982-01-21 | 1983-07-27 | Nec Corp | スイツチドキヤパシタフイルタ |
| US4504804A (en) * | 1982-06-28 | 1985-03-12 | Gte Lenkurt Incorporated | Switched capacitor balanced modulator/demodulator |
| US4507625A (en) * | 1982-06-28 | 1985-03-26 | Gte Communications Systems Corporation | Switched capacitor AM modulator/demodulator |
| US4510466A (en) * | 1982-06-28 | 1985-04-09 | Gte Lenkurt Incorporated | Switched capacitor SSB modulator |
| US4507626A (en) * | 1982-06-28 | 1985-03-26 | Gte Lenkurt Incorporated | Switched capacitor SSB modulator |
| US4504803A (en) * | 1982-06-28 | 1985-03-12 | Gte Lenkurt, Incorporated | Switched capacitor AM modulator/demodulator |
| US4510467A (en) * | 1982-06-28 | 1985-04-09 | Gte Communication Systems Corporation | Switched capacitor DSB modulator/demodulator |
| US4602291A (en) * | 1984-05-09 | 1986-07-22 | Xerox Corporation | Pixel non-uniformity correction system |
| DE3631827A1 (de) * | 1986-09-19 | 1988-03-31 | Blaupunkt Werke Gmbh | Aktives filter |
| US5363055A (en) * | 1993-03-15 | 1994-11-08 | General Electric Company | Photodiode preamplifier with programmable gain amplification |
| US5331222A (en) * | 1993-04-29 | 1994-07-19 | University Of Maryland | Cochlear filter bank with switched-capacitor circuits |
| US6097244A (en) * | 1998-12-17 | 2000-08-01 | Centillium Communications, Inc. | Highly-linear continuous-time filter for a 3-volt supply with PLL-controlled resistor and digitally-controlled capacitor |
| US6342813B1 (en) * | 2000-08-24 | 2002-01-29 | International Business Machines Corporation | Variable gain amplifier |
| JP4564258B2 (ja) * | 2001-09-19 | 2010-10-20 | マイクロ−エプシロン・メステヒニク・ゲーエムベーハー・ウント・コンパニー・カー・ゲー | 復調回路 |
| US20040167407A1 (en) * | 2003-02-13 | 2004-08-26 | Medtronic, Inc. | Capacitive DC-to-DC converter with efficient use of flying capacitors and related method |
| US20110043286A1 (en) * | 2009-08-18 | 2011-02-24 | Gerald Youngblood | Direct conversion receiver |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729695A (en) * | 1972-05-18 | 1973-04-24 | Bell Telephone Labor Inc | Commutating capacitor impedance device |
| CA1088161A (en) * | 1978-04-03 | 1980-10-21 | Northern Telecom Limited | Sampled analog filters |
| DE2832849B1 (de) * | 1978-07-26 | 1980-01-31 | Siemens Ag | Elektrische Filterschaltung mit aus einzelnen CTD-Elementen bestehenden CTD-Leitungen |
-
1980
- 1980-06-13 DE DE3022252A patent/DE3022252C2/de not_active Expired
-
1981
- 1981-05-21 US US06/265,782 patent/US4626808A/en not_active Expired - Fee Related
- 1981-06-04 AT AT81104324T patent/ATE7092T1/de not_active IP Right Cessation
- 1981-06-04 EP EP81104324A patent/EP0042116B1/de not_active Expired
- 1981-06-11 JP JP8892881A patent/JPS5728420A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3022252C2 (de) | 1983-06-23 |
| ATE7092T1 (de) | 1984-04-15 |
| JPS5728420A (en) | 1982-02-16 |
| EP0042116A1 (de) | 1981-12-23 |
| EP0042116B1 (de) | 1984-04-11 |
| US4626808A (en) | 1986-12-02 |
| DE3022252A1 (de) | 1981-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0159768B2 (ja) | ||
| JPS6329849B2 (ja) | ||
| US4446438A (en) | Switched capacitor n-path filter | |
| US4315227A (en) | Generalized switched-capacitor active filter | |
| US4400637A (en) | Integrator with sampling stage | |
| JP2835347B2 (ja) | サンプリンングされたアナログ電流蓄積用回路 | |
| US4644304A (en) | Switched-capacitor pseudo-n-path filter | |
| US4354169A (en) | Switched-capacitor filter circuit having at least one simulated inductance having controlled switches, capacitors, and an amplifier | |
| JPS58125909A (ja) | スイツチドキヤパシタフイルタ | |
| US4329599A (en) | Switched-capacitor cosine filter | |
| JPS60254815A (ja) | フイルタ装置 | |
| US4356464A (en) | Filter for electric signals consisting of switches, capacitors and amplifiers | |
| US6452424B1 (en) | Method and apparatus for multiple channel signal processing | |
| JPS6351571B2 (ja) | ||
| US4354250A (en) | Switched-capacitor source resistor simulation circuit | |
| EP0243792B1 (en) | Offset corrected amplifier | |
| JPH06326558A (ja) | 反転遅延回路 | |
| EP0065219A2 (en) | Signal voltage dividing circuit | |
| US4331944A (en) | Switched-capacitor resistor simulation circuits | |
| JPH01136404A (ja) | 遅延回路の読出し回路 | |
| US4151429A (en) | Differential charge sensing circuit for MOS devices | |
| US4383305A (en) | Simulation circuit employing switched capacitors | |
| US4361771A (en) | Voltage summation circuit | |
| US4296392A (en) | Switched capacitor bilinear resistors | |
| CA1224252A (en) | Switched capacitor filter |