JPH0160971B2 - - Google Patents
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- Publication number
- JPH0160971B2 JPH0160971B2 JP56056784A JP5678481A JPH0160971B2 JP H0160971 B2 JPH0160971 B2 JP H0160971B2 JP 56056784 A JP56056784 A JP 56056784A JP 5678481 A JP5678481 A JP 5678481A JP H0160971 B2 JPH0160971 B2 JP H0160971B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- core
- conductor
- semiconductor element
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
Landscapes
- Thyristor Switches And Gates (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
本発明は、自己消弧能力を有する半導体素子の
保護回路、特に半導体素子のスイツチング損失低
減のための保護回路に関する。
保護回路、特に半導体素子のスイツチング損失低
減のための保護回路に関する。
この種の半導体素子として、ゲート電流によつ
てオン・オフ制御できるゲートターンオフ
（GTO）サイリスタがある。第１図はGTOサイ
リスタのオン・オフ時の電流電圧波形とそれによ
るスイツチング損失PON、POFFを示す。オンゲー
ト電流igONによるターンオン時のアノード・カソ
ード間電圧VAKとこの電圧VAKがオン電圧まで降
下するまでの負荷電流Iaの立上がりdi／dtによる
オーバラツプ期間に損失PONが素子に発生するし、
オフゲート電流IgOFFによるターンオフ時の電圧
VAKの立上がりdv／dtと負荷電流Iaの減少期間の
オーバラツプ期間に損失POFFが発生する。これら
スイツチング損失PON、POFFはGTOサイリスタの
許容電力を越えるとその破損を起こす。
てオン・オフ制御できるゲートターンオフ
（GTO）サイリスタがある。第１図はGTOサイ
リスタのオン・オフ時の電流電圧波形とそれによ
るスイツチング損失PON、POFFを示す。オンゲー
ト電流igONによるターンオン時のアノード・カソ
ード間電圧VAKとこの電圧VAKがオン電圧まで降
下するまでの負荷電流Iaの立上がりdi／dtによる
オーバラツプ期間に損失PONが素子に発生するし、
オフゲート電流IgOFFによるターンオフ時の電圧
VAKの立上がりdv／dtと負荷電流Iaの減少期間の
オーバラツプ期間に損失POFFが発生する。これら
スイツチング損失PON、POFFはGTOサイリスタの
許容電力を越えるとその破損を起こす。
このスイツチング損失PON、POFFを低減するた
めに、従来から第２図に示す保護回路が知られて
いる。同図において、GTOサイリスタ１のアノ
ード側導体がフエライトコア２を貫通する構成に
して該導体にインダクタンス分を持たせ、ターン
オン時の電流立上がりdi／dtを抑制する。GTO
サイリスタ１のアノード・カソード間にはコンデ
ンサ３と抵抗４とダイオード５のスナバ回路を設
け、サイリスタ１のターンオフ時にコンデンサ３
を通すバイパス電流で電圧立上がりdv／dtを抑
制する。
めに、従来から第２図に示す保護回路が知られて
いる。同図において、GTOサイリスタ１のアノ
ード側導体がフエライトコア２を貫通する構成に
して該導体にインダクタンス分を持たせ、ターン
オン時の電流立上がりdi／dtを抑制する。GTO
サイリスタ１のアノード・カソード間にはコンデ
ンサ３と抵抗４とダイオード５のスナバ回路を設
け、サイリスタ１のターンオフ時にコンデンサ３
を通すバイパス電流で電圧立上がりdv／dtを抑
制する。
この従来の保護回路では、電流立上がりdi／dt
抑制には何ら問題ないが、dv／dt抑制用コンデ
ンサ３の容量が大きくその大型化の問題がある
し、振動防止とターンオフ時のコンデンサ放電抑
制用抵抗４の電力容量が大きくなる問題があつ
た。特に、GTOサイリスタ１を高周波動作させ
る場合に抵抗４に必要とする電力容量が大きくな
る。
抑制には何ら問題ないが、dv／dt抑制用コンデ
ンサ３の容量が大きくその大型化の問題がある
し、振動防止とターンオフ時のコンデンサ放電抑
制用抵抗４の電力容量が大きくなる問題があつ
た。特に、GTOサイリスタ１を高周波動作させ
る場合に抵抗４に必要とする電力容量が大きくな
る。
本発明の目的は、コンデンサ容量を低減して
GTOサイリスタ等の半導体素子のスイツチング
損失を低減できるようにした保護回路を提供する
にある。
GTOサイリスタ等の半導体素子のスイツチング
損失を低減できるようにした保護回路を提供する
にある。
本発明は、半導体素子のオン・オフの両方のス
イツチング時に該素子に直列にリアクトルが効果
するように構成し、このリアクトルに一時的に電
圧分担させる事により素子に印加される過渡電圧
を減少させ、スイツチング損失を低減させること
を特徴とする。
イツチング時に該素子に直列にリアクトルが効果
するように構成し、このリアクトルに一時的に電
圧分担させる事により素子に印加される過渡電圧
を減少させ、スイツチング損失を低減させること
を特徴とする。
第３図は本発明の一実施例を示し、GTOサイ
リスタに適用した場合である。GTOサイリスタ
１のアノード側導体６は貫通型コア７に往路側導
体６Ａと復路側導体６Ｂが並行して互いに電流方
向を逆にして貫通され、この導体６Ａ，６Ｂの折
返し点Ｃとサイリスタ１のカソード間に電流バイ
パス用コンデンサ８が導体６Ｃを介して接続され
る。
リスタに適用した場合である。GTOサイリスタ
１のアノード側導体６は貫通型コア７に往路側導
体６Ａと復路側導体６Ｂが並行して互いに電流方
向を逆にして貫通され、この導体６Ａ，６Ｂの折
返し点Ｃとサイリスタ１のカソード間に電流バイ
パス用コンデンサ８が導体６Ｃを介して接続され
る。
この構成において、GTOサイリスタ１の導通
状態ではそのアノード・カソード間電圧VONは１
〜2V程度の低い値であつて、コンデンサ８の電
圧もVONにまで放電されている。コア７を貫通す
る往復導体６Ａ，６Ｂには電流値が同じでコア７
に対して電流方向が逆になることからコア７に磁
束変化はない。この状態から、サイリスタ１のタ
ーンオフ制御がなされるとき、第４図ａに等価的
に示すように、サイリスタ１のターンオフ動作に
よつて、サイリスタ１に流れ込むアノード電流Ia
が減少し始める。この時サイリスタ１と並列に導
体６Ｃで接続されているコンデンサ８の両端電圧
はVONまで放電しているためサイリスタ１のアノ
ード電流Iaの減少分に見合つた電圧がコンデンサ
８に印加されて、コンデンサ８に充電電流が流れ
込む。この結果導体６Ａ，６Ｂ，６Ｃに流れる電
流（絶対値）の関係は ｜6A｜＝｜6B｜＋｜6C｜であり ∴｜6A｜＞｜6B｜となり コア７を貫通している導体６Ａと６Ｂには電流
の不平衡が発生する。この電流不平衡により磁束
変化が生じてコア７に図示極性に電圧が発生す
る。等価的にはサイリスタ１のアノード側にイン
ダクタンス分が挿入されて、このインダクタンス
の両端に電圧が印加される。サイリスタ１のアノ
ード電流Iaの減少時点よりtd時間後、コア７の磁
束密度は最大となりその後は一定となり飽和す
る。コア７が磁束飽和となると磁束の変化はなく
なり、したがつてコア７は誘導起電力はなくなり
コア７の両端には電圧の発生がなくなり、等価的
にはサイリスタ１のアノード側のインダクタンス
を取りはずした状態となりインダクタンスの電圧
分担がなくなりサイリスタ１にアノード・カソー
ド電圧VAKが急峻に印加される。
状態ではそのアノード・カソード間電圧VONは１
〜2V程度の低い値であつて、コンデンサ８の電
圧もVONにまで放電されている。コア７を貫通す
る往復導体６Ａ，６Ｂには電流値が同じでコア７
に対して電流方向が逆になることからコア７に磁
束変化はない。この状態から、サイリスタ１のタ
ーンオフ制御がなされるとき、第４図ａに等価的
に示すように、サイリスタ１のターンオフ動作に
よつて、サイリスタ１に流れ込むアノード電流Ia
が減少し始める。この時サイリスタ１と並列に導
体６Ｃで接続されているコンデンサ８の両端電圧
はVONまで放電しているためサイリスタ１のアノ
ード電流Iaの減少分に見合つた電圧がコンデンサ
８に印加されて、コンデンサ８に充電電流が流れ
込む。この結果導体６Ａ，６Ｂ，６Ｃに流れる電
流（絶対値）の関係は ｜6A｜＝｜6B｜＋｜6C｜であり ∴｜6A｜＞｜6B｜となり コア７を貫通している導体６Ａと６Ｂには電流
の不平衡が発生する。この電流不平衡により磁束
変化が生じてコア７に図示極性に電圧が発生す
る。等価的にはサイリスタ１のアノード側にイン
ダクタンス分が挿入されて、このインダクタンス
の両端に電圧が印加される。サイリスタ１のアノ
ード電流Iaの減少時点よりtd時間後、コア７の磁
束密度は最大となりその後は一定となり飽和す
る。コア７が磁束飽和となると磁束の変化はなく
なり、したがつてコア７は誘導起電力はなくなり
コア７の両端には電圧の発生がなくなり、等価的
にはサイリスタ１のアノード側のインダクタンス
を取りはずした状態となりインダクタンスの電圧
分担がなくなりサイリスタ１にアノード・カソー
ド電圧VAKが急峻に印加される。
このためサイリスタ１は第５図に示すようにア
ノード電流Iaの減少時よりtd時間遅れてアノー
ド・カソード間電圧VAKが印加されるためにサイ
リスタ１の内部での損失POFFが低減される。
ノード電流Iaの減少時よりtd時間遅れてアノー
ド・カソード間電圧VAKが印加されるためにサイ
リスタ１の内部での損失POFFが低減される。
次にGTOサイリスタ１のターンオン過程にお
いては、第４図ｂに示すように、オフ状態で電源
電圧VAKまでコンデンサ８は充電されている。こ
のためサイリスタ１がオン動作を開始すると、コ
ンデンサ８に充電されている電荷が導体６Ｃ，６
Ｂを（図示矢印で示す）を介して、サイリスタ１
に流れようとする。この電流に対してもコア７を
貫通する導体６Ａ，６Ｂ間にアンバランスを生
じ、コアは導体６Ｂ，６Ａにインダクタンス分を
生じさせてサイリスタ１の電流Ia立上がりを抑制
して電圧VAKの低下から遅れを持たせ、コア７の
飽和後は急峻な立上がり電流になる。この場合
も、サイリスタ１でのスイツチング損失PONが低
減する。
いては、第４図ｂに示すように、オフ状態で電源
電圧VAKまでコンデンサ８は充電されている。こ
のためサイリスタ１がオン動作を開始すると、コ
ンデンサ８に充電されている電荷が導体６Ｃ，６
Ｂを（図示矢印で示す）を介して、サイリスタ１
に流れようとする。この電流に対してもコア７を
貫通する導体６Ａ，６Ｂ間にアンバランスを生
じ、コアは導体６Ｂ，６Ａにインダクタンス分を
生じさせてサイリスタ１の電流Ia立上がりを抑制
して電圧VAKの低下から遅れを持たせ、コア７の
飽和後は急峻な立上がり電流になる。この場合
も、サイリスタ１でのスイツチング損失PONが低
減する。
なお、本実施例において、電圧VAK、電流Iaの
立上がり峻度dv／dt、di／dtは必要に応じてサイ
リスタ１に許容される範囲内に抑制する手段を設
ける。例えば、コア７とは別に第２図に示すコア
２と同様のdi／dt抑制手段を設け、コンデンサ３
に抵抗４、ダイオード５と同様のdi／dt、dv／dt
抑制手段を設ける。但し、これら手段はコア７に
よるリアクトル効果を補う程度の低い電流、電圧
抑制効果を持たせれば良いし、コンデンサ８の容
量もコア７により大幅に低減して充分なる電圧抑
制機能を持つものである。
立上がり峻度dv／dt、di／dtは必要に応じてサイ
リスタ１に許容される範囲内に抑制する手段を設
ける。例えば、コア７とは別に第２図に示すコア
２と同様のdi／dt抑制手段を設け、コンデンサ３
に抵抗４、ダイオード５と同様のdi／dt、dv／dt
抑制手段を設ける。但し、これら手段はコア７に
よるリアクトル効果を補う程度の低い電流、電圧
抑制効果を持たせれば良いし、コンデンサ８の容
量もコア７により大幅に低減して充分なる電圧抑
制機能を持つものである。
また、GTOサイリスタ１の導体６とコア７の
結合は第３図に示すものに限られるものでなく、
往路導体と復路導体の電流差で導体にインダクタ
ンス分を持たせる構成、例えば第６図ａ又はｂに
示す構成にして同等の作用効果を奏する。
結合は第３図に示すものに限られるものでなく、
往路導体と復路導体の電流差で導体にインダクタ
ンス分を持たせる構成、例えば第６図ａ又はｂに
示す構成にして同等の作用効果を奏する。
また、実施例ではGTOサイリスタのアノード
側導体をコア７に貫通した場合を説明したがカソ
ード側導体を貫通してバイパスコンデンサ８をア
ノード側と接続しても同じ効果を得られるもので
あり、またこれはトランジスタや静電誘導形サイ
リスタなど自己消弧能力を有する半導体素子をス
イツチング制御する場合に本発明を適用して同等
の作用効果を奏する。
側導体をコア７に貫通した場合を説明したがカソ
ード側導体を貫通してバイパスコンデンサ８をア
ノード側と接続しても同じ効果を得られるもので
あり、またこれはトランジスタや静電誘導形サイ
リスタなど自己消弧能力を有する半導体素子をス
イツチング制御する場合に本発明を適用して同等
の作用効果を奏する。
本発明に基づいた実験として、1000Aの負荷電
流をターンオフさせるのに、従来回路では5μFの
コンデンサを必要としたのに対して、本発明によ
る保護回路では0.5μFのコンデンサを用いてGTO
サイリスタが破損することがなかつた。
流をターンオフさせるのに、従来回路では5μFの
コンデンサを必要としたのに対して、本発明によ
る保護回路では0.5μFのコンデンサを用いてGTO
サイリスタが破損することがなかつた。
以上のとおり、本発明による保護回路は、半導
体素子に負荷電流を流す導体を往路と復路を有し
てコアに磁気結合させ、往路と復路の折返し点か
ら半導体素子の負荷電流を一時的にバイパスさせ
るコンデンサの一端を接続する構成にし、半導体
素子のオン又はオフ時の往路導体と復路導体の電
流差によつて半導体素子の電流を一時的に抑制す
ることとしたため、オン・オフのスイツチング損
失を低減し、しかもバイパス用コンデンサ容量さ
らには振動防止用コンデンサ及び放電抵抗の容量
を低減できる効果がある。
体素子に負荷電流を流す導体を往路と復路を有し
てコアに磁気結合させ、往路と復路の折返し点か
ら半導体素子の負荷電流を一時的にバイパスさせ
るコンデンサの一端を接続する構成にし、半導体
素子のオン又はオフ時の往路導体と復路導体の電
流差によつて半導体素子の電流を一時的に抑制す
ることとしたため、オン・オフのスイツチング損
失を低減し、しかもバイパス用コンデンサ容量さ
らには振動防止用コンデンサ及び放電抵抗の容量
を低減できる効果がある。
第１図は半導体素子のスイツチング損失を説明
するための各波形図、第２図は従来の保護回路
図、第３図は本発明の一実施例を示す回路図、第
４図は第３図の動作を説明するための等価回路
図、第５図は第３図におけるターンオフ時の電
流、電圧波形図、第６図は本発明の他の実施例を
示す要部回路図である。 １……GTOサイリスタ、２……フエライトコ
ア、６……導体、６Ａ……往路導体、６Ｂ……復
路導体、７，７Ａ，７Ｂ……貫通型コア、８……
バイパス用コンデンサ。
するための各波形図、第２図は従来の保護回路
図、第３図は本発明の一実施例を示す回路図、第
４図は第３図の動作を説明するための等価回路
図、第５図は第３図におけるターンオフ時の電
流、電圧波形図、第６図は本発明の他の実施例を
示す要部回路図である。 １……GTOサイリスタ、２……フエライトコ
ア、６……導体、６Ａ……往路導体、６Ｂ……復
路導体、７，７Ａ，７Ｂ……貫通型コア、８……
バイパス用コンデンサ。
Claims (1)
- １ 自己消弧能力を有する半導体素子をスイツチ
ング制御して負荷電流をオン・オフ制御する装置
において、上記半導体素子のアノード端子に接続
する負荷電流用導体を往路と復路が互いに電流方
向が逆になるように折曲し、この折曲部を所定電
流にて飽和するコアに貫通し、このコアと負荷電
流用導体とを磁気的に結合するとともに前記コア
を貫通した部位の負荷電流用導体の折曲部と前記
半導体素子のカソード端子間に前記半導体素子の
負荷電流を一時的にバイパスさせるためのコンデ
ンサを接続し、半導体素子のオン又はオフ過程に
おける前記負荷電流用導体の折曲部の往路側と復
路側導体の電流不平衡により前記コアとの相互イ
ンダクタンスの作用で前記半導体素子のターンオ
ン時の電流変化（di／dt）とターンオフ時の電圧
変化（dv／dt）立上がりの時間遅れを持たせた
ことを特徴とする半導体素子の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56056784A JPS57171839A (en) | 1981-04-15 | 1981-04-15 | Protecting circuit of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56056784A JPS57171839A (en) | 1981-04-15 | 1981-04-15 | Protecting circuit of semiconductor element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57171839A JPS57171839A (en) | 1982-10-22 |
| JPH0160971B2 true JPH0160971B2 (ja) | 1989-12-26 |
Family
ID=13037045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56056784A Granted JPS57171839A (en) | 1981-04-15 | 1981-04-15 | Protecting circuit of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57171839A (ja) |
-
1981
- 1981-04-15 JP JP56056784A patent/JPS57171839A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57171839A (en) | 1982-10-22 |
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