JPH0191464A - 高耐圧半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 高耐圧の要求される静電誘導サイリスク（３１サイリス
タ）　、ＧＴ　Ｏ（Ｇａｔｅ　Ｔｕｒｎ−ｏｆｆ　Ｔｈ
ｙｒｉｓｔｏｒ）等のサイリスクでは順阻止状態時にア
ノード−カソード間に加えることが可能な順方向電圧（
順方向耐圧）、逆阻止状態時にアノード−カソード間に
加えることが可能な逆方向電圧（逆方向耐圧）を太き（
する必要がある。アノード−カソード間の順方向耐圧は
ゲート領域とベース領域から成る第１のｐｎ接合の耐圧
、アノード−カソード間の逆方向耐圧はアノード領域と
ベース領域から成る第２のｐｎ接合の耐圧によって決定
される。上記２つのｐｎ接合はウェハからカッティング
すると表面が露出し、接合表面の耐圧が弱くなる。この
ため、ｐｎ接合表面をベベル構造に加工して接合表面の
耐圧を高め接合内部の降伏で耐圧が決まるようにして高
耐圧化を行っている。

しかし、順方向耐圧を得るためにゲート領域とベース領
域から成るｐｎ接合の表面を負のベベル角（通常１〜６
°）に加工すると、電流通電に寄与するデバイスの有効
面積が小さくなる問題があった。

このため、ゲート領域とゲート電極とのコンタクトをと
るための凹部を形成するエツチング工程でゲートＨ域と
ベース領域から成るｐｎ接合をブレーナ・ダイオード構
造に形成し、順方向耐圧をそのプレーナ・ダイオードに
より得るようにしたので、電流通電に寄与するデバイス
の有効面積を大きくすることができた。

〔産業上の利用分野〕

本発明は、ＳＩサイリスクやＧＴＯ等の高耐圧半導体素
子に係り、特に高耐圧を得るための構造に関する。

〔従　来　技　術〕

大電力スイッチング素子には、大電流化と共に高耐圧化
が求められる。埋込みゲート構造のＳＩサイリスクでは
、ウェハから各素子を分離するためにカッティングを行
うと各素子の端部にゲート領域とベース領域から成る第
１のｐｎ接合及びアノード領域とベース領域から成る第
２のｐｎ接合の２つのｐｎ接合の表面が露出する。周知
のようにｐｎ接合表面は、イオンの存在や汚染等のため
に空乏層が広がりにくく逆方向バイアス時の耐圧が弱い
。前記第１のｐｎ接合には、カソード−アノード間に順
方向電圧を印加した際の導通を阻止する場合に、大きな
逆方向バイアス電圧が加わる。

このため、印加可能な順方向電圧の最大値すなわち順方
向耐圧を高めるためには前記第１のｐｎ接合の逆方向バ
イアス時の耐圧を高める必要がある。

第１のｐｎ接合内部の降伏電圧は、接合の最小曲率点で
の電界集中による降伏電圧またはベース領域内で空乏層
がアノード領域まで達するまで広がることにより生じる
パンチスルーを引き起す降伏電圧のいずれか小さい方の
電圧により決定される。

また、カソード−アノード間に逆方向電圧が加わった場
合第２のｐｎ接合には、逆方向バイアス電圧が加わり、
第２のｐｎ接合の耐圧により逆方向電圧印加時の導通を
阻止している。このため、印加可能な逆方向電圧の最大
値すなわち逆方向耐圧を高めるためには第２のｐｎ接合
の逆方向バイアス時の耐圧を高める必要がある。したが
って、前述した順方向耐圧の場合と同じ理由により、逆
方向耐圧を高めるためには第２のｐｎ接合表面の耐圧を
高める必要がある。

ｐｎ接合表面の耐圧を高める方法の一つに、接合表面を
ベベル状に加工する方法（ベベリング）がある。ベベリ
ングによるベベルの形状には、不純物の高濃度領域側が
面積が広がるように加工するポジティブ・ベベル、逆に
不純物の低濃度領域側が面積が広がるように加工するネ
ガティブ・ベベルがある。第４図＋８）〜（ｄ）にベベ
ル構造の概略構成図を示す。

同図において、２．７は不純物が低濃度のｎ６１域、３
．６は不純物が高濃度のｐ１領域、４．９は不純物が低
濃度のｐ　Ｓｉ域、５．８は不純物が高濃度のｎ　６　
ｂＭ域である。また、１は同図（ａ）〜（ｄ）に示すｐ
ｎ接合に逆方向バイアス電圧を印加した際に生じる空乏
Ｎｍｌ域である。

第４図（ａｌ、（ｂ）はポジティブ・ベベルの概略構成
図であり、同図（Ｍｌ、山）に示すように逆方向バイア
ス印加時には低濃度の半導体層であるｎ領域２、ｐ　？
ｉｌ域４では空乏層領域１が接合内部よりも接合表面で
広がるため、接合表面の電界が接合内部よりも弱くなる
。また、同図ｆｃ）、＋ｄｌはネガティブ・ベベルの概
略構成図であり、ネガティブ・ベベルの場合高濃度の半
導体層であるｐ″領域６、ｎ゛領域８の方が低濃度の半
導体層であるｎ領域７、ｐ　ｆｉＪＩ域９よりも面積が
小さくなるために逆方向バイアス印加時に接合表面の電
界を接合内部の電界よりも弱くするためには、ベベル角
の角度を１゜〜６″にして低濃度の半導体層であるｎ領
域７、ｐ　ＢＭ域９で接合内部よりも接合表面で空乏層
領域１が広がるようにしなければならない。第５図にベ
ベル角と最大表面電界の大きさとの関係図を示す。同図
においてはＥ　ｂｒｋはバルク降伏電界、すなわち接合
内部での降伏電界であり、２００ＫＶ／ｃ＋ｎのバルク
降伏Ｅｂｒｋよりも最大表面電界が弱まるようなベベル
構造に加工する場合、通常、ポジティブ・ベベルでは４
０〜６０°、ネガティブ・ベベルでは１″〜６°になる
ように加工する。

次に、第６図は従来のＳｌサイリスタ１０の概略構成図
である。同図において、１１は低濃度のｎ形半導体層で
あるベース領域、工２は高濃度のｎ形半導体層であるゲ
ート領域、１３は低濃度のｎ形半導体層であるｎ−９３
域、１４は高濃度のｎ形半導体層であるカソード領域、
１５は高濃度のｎ形半導体層であるアノード領域であり
、ゲート領域１２、カソード領域１４上には、それぞれ
Ａ１等のゲート電極１６、カソード電極１７が形成され
ており、アノード領域１５にはＭｏ板等の電極材料から
成るアノード電極１８が付けられている。Ｓｌサイリス
タ１０は、順方向耐圧を高めるために、ゲートＮ域１２
とベース領域１１から成る第１のｐｎ接合の表面を角度
θ１のネガティブ・ベベルに、逆方向耐圧を高めるため
にアノード領域１５とベース領域１１から成るｐｎ接合
の表面を角度θ２のポジティブ・ベベルに加工している
。この時、耐圧を出すために角度θ、は１°〜６″、角
度θ２は４０″′〜６０″に加工されている。

〔発明が解決しようとする問題点〕

上述したように、従来のＳｌサイリスタでは第６図に示
すようなダブルベベル構造により、順方向耐圧、逆方向
耐圧を出すようにしているが、順方向耐圧を出すために
は、ゲート領域１２とベース領域１１から成る第１のｐ
ｎ接合の表面を１″〜６″の負のベベル角に加工しなけ
ればならない。

このように、前記ｐｎ接合の表面を小さな鋭角に加工し
なければならないため、デバイスの有効面積すなわちデ
バイスの面積全体に占めるチャネル面積の比率が小さく
なり、電流容量が小さくなるという問題があった。

また、ｐｎ接合表面をベベル構造に加工する工程は、技
術的にも難しく小溝りが悪くなるという問題があった。

本発明は、上記従来の問題点に鑑み、デバイスの有効面
積を小さくすることなく順方向耐圧及び逆方向耐圧が得
られ、しかも製造工程数の少ない高耐圧半導体素子を提
供することを目的とする。

〔問題点を解決するための手段〕

本発明は、上記目的を達成するために、順方向耐圧の得
られる第１のｐｎ接合と、逆方向耐圧の得られる第２の
ｐｎ接合とを有し、前記第１のｐｎ接合を構成する一方
の半導体層がゲート層である高耐圧半導体素子において
、前記高耐圧半導体素子の最上面から前記第１のｐｎ接
合表面にかけてエツチングにより凹部を形成し、該凹部
内にのみ前記第１のｐｎ接合の表面部が現れる構成とす
ると共に、前記ｐｎ接合の表面部をベベル構造に形成し
たことを特徴とする。

〔作　　　用〕

前記高耐圧半導体素子の最上面から、前記第１のｐｎ接
合表面にかけてエツチングにより電極とのコンタクトの
ための凹部を形成し、前記第１のｐｎ接合をプレーナ・
ダイオード構造とする。第１のｐｎ接合には順阻止状態
においてアノード−カソード間に順方向電圧が加えられ
た場合、逆方向バイアス電圧が加わる。本発明の高耐圧
半導体素子では順阻止状態時の耐圧すなわち順方向耐圧
をこのプレーナ・ダイオード構造の第１のｐｎ接合の耐
圧により得ている。したがって、第１のｐｎ接合を形成
する不純物の低濃度層側の幅及び不純物濃度を所定の値
に設定することにより、接合内部での降伏電圧で順方向
耐圧が決定されるようにすることにより順方向耐圧の高
耐圧化が可能となる。また、第２のｐｎ接合の接合表面
はポジティブベベルのベベル構造に加工しており、この
ポジティブベベルのベベル構造により逆阻止状態時の逆
方向耐圧を出している。

このように、順方向耐圧を、プレーナ・ダイオード構造
の第１のｐｎ接合により、逆方向耐圧をポジティブベベ
ルのベベル構造の第２のｐｎ接合により得るようにした
ために、デバイスの有効面積が小さくならず、大電流の
高耐圧半導体素子の小型化が可能となる。

〔実　　施　　例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図は、本発明の一実施例のノーマリ・オン型のＳｌ
サイリスタ２０の概略構成図である。

同図において、２１は不純物が低濃度のｎ形半導体層で
あるベース領域、２２はベース領域２１に埋め込まれた
不純物が高濃度のＰ形半導体層であるゲート領域、２３
はｎ−基板２１上にエピタキシャル成長により形成され
た不純物が低濃度のｎ形半導体層であるｎ−領域、２４
は前記ｎ　−９５域２３上に拡散により形成された不純
物が高濃度のｎ形半導体層であるカソード領域、２５は
不純物が高濃度のｎ形半導体層であるｎ″領域、２６は
ベース領域２１に拡散により形成された不純物が高濃度
のＰ形半導体層であるアノード領域である。

以上のように構成されたＳｌサイリスタ２０において、
ゲート領域２２とベース領域２１は第１のｐｎ接合を形
成し、アノード領域２６とベース領域２１は第２のｐｎ
接合を形成している。上記Ｓｌサイリスタ２０は、ゲー
ト領域２２とカソード２４間に適当なゲート電圧ｖ、Ｋ
を印加することにより、アノード領域２６とカソード領
域２４間に順方向電圧ＶＡＮＩが印加された場合の導通
を阻止するものである。ゲート電圧の■。の制御により
阻止できる順方向電圧Ｖ　ＡＫＩの最大値を順方向耐圧
という。

また、アノード領域２６とカソード領域２４間に逆方向
電圧Ｖ　Ａｌ１１を印加するとアノード領域２６と、ベ
ース領域２１から成る第２のｐｎ接合が逆バイアスされ
るので、導通はせずＳｌサイリスタは逆阻止状態となる
。しかし、逆方向電圧■□２を増加していき逆方向電圧
■□２の電圧値が所定値になると前記第２のｐｎ接合は
降伏を起こしアノード領域２６とカソード領域２４間に
多大な逆電流が流れる。この降伏を逆降伏といい、逆降
伏を引き起こすまでＳｌサイリスタ２０に印加すること
のできる最大の逆方向電圧Ｖ　ＡＫ２を逆方向耐圧とい
う。

本実施例の３１サイリスタ２０では、素子の端部におい
て最上面の力、ソード領域２４からゲート領域２２にか
けてエツチングを行い、ゲート領域２２の表面が露出す
るような凹部２８を設けた。

このため、図中、破線で囲んで示すゲート領域２２とベ
ース領域２９は、プレーナ・ダイオード構造の第１のｐ
ｎ接合となり、このｐｎ接合のｎ形半導体層を形成する
ベース領域２１の不純物濃度は非常に低いため、このｐ
ｎ接合により高い順方向耐圧が得られる。開口部２８は
、エツチングにより形成するため前記第１のｐｎ接合の
表面は、汚れが少なく平滑となり、逆バイアス時に表面
で空乏層が広がりやすい。このためアノード領域２６と
カソード領域２４間の順阻止状態において、前記ｐｎ接
合の表面での電界を弱めることができる。また、低濃度
のｎ形半導体層であるベース領域２１の上に高濃度のｎ
形半導体層であるｎ″領域２５が形成されているため、
ゲーＨＪｆ域２２、ベース領域２１、ｎ″領域２５はｐ
ｎ−ｎ”のｐｉｎ接合となり順方向耐圧は大きい。

一方、高濃度のｎ形半導体層であるアノード領域２６と
低濃度のｎ形半導体層であるベース領域２１から成る第
２のｐｎ接合の表面は、４０°〜６０゜のポジティブ・
ベベルのベベル角θ３に加工したので前記第２のｐｎ接
合に逆方向電圧が加わった際の接合表面の電界は弱まり
アノード領域２６とカソード領域２４の間に逆方向電圧
が印加された場合の逆方向耐圧は、前記第２のｐｎ接合
の内部降伏またはパンチスルーによって決定される。こ
のため、逆方向耐圧を高めることができる。

次に、第２図（ａ）〜（Ｃ）は本発明の他の実施例のＳ
ｌサイリスタの概略構成図である。尚、第２図（８１〜
（Ｃ）において、第１図と同じ領域には同一符号を記し
て説明は省略する。

同図（ａ）は、ポンディングパッド領域を残し、素子の
表面をパッシベーション膜２９で被覆したＳｌサイリス
タの例であり、パッシベーション膜２９で開口部２８及
びアノード領域２６とベース領域２１から成る第２のｐ
ｎ接合表面を覆い、第１のｐｎ接合及び第２のｐｎ接合
の接合表面を安定させ耐圧を高めている。

また、同図（′ｂ）は、開口部２８に表面が露出する最
外端のゲート領域３０を中央部のゲート領域２２よりも
深く拡散してガードリングを形成し、第１のｐｎ接合内
部での電界集中を緩和し、接合内部での耐圧を高めたＳ
ｌサイリスタであり、さらにアノード領域３１を波形番
ζ形成している。

次に、第２図（Ｃ）は、ターンオフ時間を速くするため
にｐ形半導体層のアノード領域３２の間にｎ形半導体層
のアノード・ショート領域３３を形成したアノード・シ
ョート構造のＳｌサイリスタである。上述した第２図（
ａ）〜（Ｃ１に示す構造のＳｌサイリスタに本発明を適
用しても、第１図に示すＳｌサイリスクと同様に高い順
方向耐圧、逆方向耐圧が得られる。

尚、上記第２図（ａｌ〜（Ｃ）において、開口部２８の
幅ｄをゲート領域からアノード領域までの距離ｌよりも
大きくすればパンチスルーによる降伏電圧は、ベース領
域で広がる空乏層がアノード領域に達することにより決
定されｎ″領域２５が在ってもパンチスルーを引き起こ
す順方向電圧を大きくすることはできないので、ｎ“領
域２５は無（でもよい。また上記第２図Ｔａ）〜（Ｃ）
のＳｌサイリスクの極性を変えたものでも、本発明の効
果は変わらない。また、図示してはいないが上記第２図
ｆａ）〜（Ｃ１に示した、バンシベーション被覆、ガー
ドリング、アノード・ショート構造等をさまざまに組み
合せたＳｌサイリスクにおいても、本発明は適用できる
。

次に、本発明の製造方法について説明する。第３図（ａ
）〜（ｈ）は本発明の一実施例のＳｌサイリスクの製造
工程を示す図である。

上記Ｓｌサイリスタの製造においては、まず第３図（ａ
）に示すようにベース領域となる不純物が低濃度のｎ形
半導体層であるｎ−シリコン基板４１を用意し、ｎ−シ
リコン基板４１の上下面から、マスクを介しボロン（Ｂ
）を拡散してゲートとなるＰ＋領域４２及びアノードと
なるｐ”？ｉＪｌ域４３を形成する。

次に、第３図（ｂ）に示すように、Ｐ＋領域４２を含む
ｎ−シリコン基板４１の上面に、エピタキシャル成長に
よりｎ形の半導体層であるｎ−ｊｌ域４４を形成する。

さらに、第３図（Ｃ）に示すように、ｎ−領域４４の上
面からリン（Ｐ）を拡散することによりカソードとなる
不純物が高濃度のｎ形半導体層であるｎ″領域４５を形
成する。

続けて、第３図（ｄ）に示すように、例えばＨＦ、ＨＮ
Ｏ，、ＣＨ３Ｃ０ＯＨが所定の組成比のエツチング剤を
用いて、外縁部のｎ　＋　ａＪ域４５からｎ−領域４４
にかけて選択的にエツチングして端部のｐ″領域４２の
表面が露出するようなコンタクト用凹部３６を設ける。

この時、コンタクト用凹部３６の幅ｄは、ゲートである
ｐ″領域４２からアノードであるｐ″領域４３までの距
離βにほぼ等しいか、それ以上であることが望ましい。

次に、第３図（ｅ）に示すように、ゲート抵抗を下げオ
ーミックコンタクトをとるために、ｐ”８Ｎ域４２の斜
線領域にボロン（Ｂ）を拡散する。

続いて、第３図（ｆ）に示すように、ｐ′″領域４２、
ｎ″領域４５、及びｐ″領域４２の上に、蒸着またはス
パッタリング等により、それぞれＡ１等から成るゲート
電極３７、カソード電極３８、アノード電極３９を形成
する。

さらに、第３図（川に示すように、素子の側面をサンド
ブラスト等により例えば４０″〜６０″のポジティブベ
ベル４０に加工する。

そして、最後にゲート電極３７、カソード電極３８のポ
ンディングパッド領域を残し、素子の上面及び側面を酸
化膜、窒素膜、ポリイミド等のパッシベーション膜４１
で被覆する。

尚、本発明はＳＩサイリスタ以外にも、ＧＴＯ（ゲート
・ターンオフ・サイリスタ）等のその他の埋め込みゲー
ト構造のサイリスタにも適用できる。

〔発明の効果〕

以上、説明したように本発明によれば、ゲート電極との
オーミックコンタクトをとるためのコンタクト用凹部を
形成するエツチング工程で、−方の半導体層をゲートＳ
Ｒ域とするプレーナ・ダイオードを形成し、このプレー
ナ・ダイオードにより順方向耐圧を得、また逆方向耐圧
をポジティブベベルのベベル構造により得るようにした
ので、高耐圧半導体素子のデバイスの有効面積が広くな
り、高電流でかつ高耐圧の高耐圧半導体素子の小型化が
可能となる。また、ベベル構造形成工程は、逆方向耐圧
を得る第２のｐｎ接合表面のみをボジティブベベルとな
るように形成する工程だけでよいので、従来のように順
方向耐圧を得る第１のｐｎ接合表面をベベル構造に加工
する工程が不用となり、生産性が向上する。

【図面の簡単な説明】

第１図は、本発明の一実施例のＳＩサイリスクの概略構
成図、 第２図（ａ）〜（Ｃ１は、本発明の実施例のＳＩサイリ
スクの概略構成図、 第３図（ａｌ〜（ｈｌは、本発明の一実施例のｓｒサイ
リスクの製造方法を説明する工程図、 第４図（ａｌ〜ｆｄｌは、ベベル構造を説明する図、第
５図は、ベベル角度と最大表面電界の関係を示す図、 第６図は、従来のＳＩサイリスタの断面図である。 ２１・・・ベース領域、 ２２・・・ゲート領域、 ２３・・・ｎ−領域、 ２５・・・ｎ″−領域、 ２６・・・アノード領域、 ２８・・・開口部。 特許出願人　　株式会社豊田自動ｍ機製作所同　　　上
　　財団法人　半導体研究振興会釜 オｑ昏明の一’ＫｔｔｒｌｊのＳＩサイリスダの鳳略溝
戚図第１図 （Ｇ） （ｂ） ４４呑馴のｙ声区イク＋ｌのＳｌリイＩＪ又ダの構刀Ｘ
図第２図 （ａ）　　　　　　　（ｂ） べ゛ペル講皿を示す図 第４図 べ゛へ゛ル角＆６１（Ｊ） ベベル角度Σ景大浅面電界の関係 第５図

Claims (1)

1. 【特許請求の範囲】 １）順方向耐圧の得られる第１のｐｎ接合と、逆方向耐
   圧の得られる第２のｐｎ接合とを有し、前記第１のｐｎ
   接合を構成する一方の半導体層がゲート層である高耐圧
   半導体素子において、 前記半導体素子の最上面から前記第１のｐｎ接合にかけ
   てエッチングにより凹部を形成し、該凹部内にのみ前記
   第１のｐｎ接合の表面部が現れる構成とすると共に、前
   記第２のｐｎ接合の表面部をベベル構造に形成したこと
   を特徴とする高耐圧半導体素子。 ２）前記凹部の幅は、前記第１のｐｎ接合が逆方向にバ
   イアスされてパンチスルーを一生じる時の空乏層の幅と
   略同等以上である特許請求の範囲第１項記載の高耐圧半
   導体素子。