JPH019174Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はｐ型シリコン中に少なくとも１個のｎ
型領域を各々含む複数のMOSメモリセルを含む
集積回路に関するものである。

クー（Koo）による米国特許第4012757号に
MOSランダムアクセスメモリーが記載されてい
る。その型の記憶素子の回路構造では、漏洩電流
により蓄積電荷が減衰する。ここで蓄積電荷と
は、容量性記憶場所に蓄積される情報に対応す
る。従つて、記憶場所に長時間情報を保持するた
めには、周期的な読出し、リフレツシユパルスが
必要となる。

これら周期的な読出しおよびリフレツシユパル
スを用いる記憶素子はダイナミツクランダムアク
セスメモリーあるいはダイナミツクRAMと呼ば
れる。ダイナミツクRAM型の素子構造はスタテ
イツクRAM型の素子構造より簡単なためより望
ましいものである一方、かかるダイナミツク
RAMを作成する場合、蓄積電荷の減衰を最小と
することが望まれている。

減衰時間が長いとリフレツシユパルスの周波数
を遅くすることが可能となり、また次のリフレツ
シユパルスまでに蓄積電荷が失なわれる可能性が
減少する。蓄積された情報の減衰率は逆バイアス
時の素子の漏洩電流に依存するため、この漏洩電
流を減少させることが望ましい。

ペトロフ（Petroff）等による米国特許第
3997368号“シリコン素子における積層欠陥の除
去：ゲツター処理”にゲツター処理を用い半導体
pn接合付近の結晶欠陥形成を抑制することによ
りpn接合の漏洩電流を減少させる方法が記載さ
れている。ゲツター処理ではウエーハ裏面に応力
を含む層を形成し格子歪みをまず導入する。続い
て積層欠陥発生場所をウエーハ裏面近くの領域に
拡散させるに十分な時間および温度でその層はア
ニールされる。発生場所を裏面付近に拡散させる
ことにより素子中での積層欠陥形成が抑制され
る。

米国特許第3997368号と同様なゲツター処理は
既に通常のダイナミツクメモリー製造に用いられ
ている。かかる記憶素子の典型的な保持時間は接
合温度85℃で６乃至40ミリ秒であることが知られ
ている。“保持時間”とは記憶素子から情報を失
なうことなくリフレツシユパルスを離し得る時間
間隔を意味する。

当然多くの素子を測定すれば保持時間はある範
囲内でばらつきがある。保持時間に対して“典型
的な値”とは測定した素子を２個のグループ、す
なわちより長い保持時間と、より短い保持時間の
グループに分割する値を意味する。従つて、ダイ
ナミツクメモリーを製造する場合、典型的な保持
時間を要求される最小保持時間より十分大きな値
とすることが望ましいと考えられる。製造される
素子に対して十分な歩留を得るためには、ほぼ全
素子に要求される最小保持時間を満足させること
が望まれる。

例えば、前述のクーによる特許第4012757号に
よれば、MOSランダムアクセスメモリーは記憶
素子が形成されるエピタキシヤル層を有する基板
から成る半導体基体中に作成されることが示され
た。しかしながら、現在商用となつているかかる
記憶素子はない。これは現時点ではかかる構造に
より期待される有用性がパルプのシリコンにエピ
タキシヤル層を成長させることに基づく工程の複
雑さおよび費用の点を補いきれないことによると
考えられる。

例えばMOSダイナミツクランダムアクセスメ
モリーなどの半導体素子における逆バイアス漏洩
電流はその素子が通常の動作温度で拡散電流によ
り支配されるときには抑制されることがわかつ
た。従つて、所望の接合特性に悪影響を与えるこ
となく半導体中を逆バイアスされた接合を通して
拡散する少数キヤリアの有効性を制限することが
可能となる。

本考案に基づき、pn接合の低い逆バイアス漏
洩電流特性を有する半導体素子が単結晶シリコン
基体に作成される。その基体はかなり高濃度のバ
ルクあるいは基板部（例えば、10¹⁸cm^-8以上のｐ
型）を含む。基板上に低濃度（例えば典型的な値
として２×10¹⁵cm^-8のｐ型）のエピタキシヤル層
が形成される。エピタキシヤル層の厚さは層構造
における少数キヤリアの拡散距離の程度である。

層構造はその少数キヤリアの平均拡散長が少な
くとも500ミクロン（１ミクロンは10^-6メートル
に等しい）となるよう作成される。この値は少数
キヤリアの有効寿命約500マイクロ秒に相当する。
更に、エピタキシヤル層での少数キヤリア発生中
心の数が非常に少なくエピタキシヤル層内に形成
されるダイオードが通常の動作温度範囲で拡散電
流制限となるようなエピタキシヤル層が作成され
る。

かかるエピタキシヤル層内に形成されるpn接
合における逆方向漏洩電流は非常に小さい。従つ
て、このエピタキシヤル層内に形成されるダイナ
ミツクランダムアクセスメモリーは必要とされる
余分な工程に値する非常に長い保持時間が得られ
る。更に、かかる素子のpn接合がエピタキシヤ
ル層の表面領域に制限され、そして完全に層内に
ある場合、かかる接合の降伏特性および容量は基
板部のドーパント濃度に対するものよりむしろ低
濃度層に相当するものとなる。

本考案の種々の特徴および有利な点は添附図面
を参照して行なわれる以下の詳細な説明から容易
に理解される。

本考案は特にMOSダイナミツクRAMに有用な
ものである。本発明の記述もこの型の半導体素子
に関してなされる。しかしながらこのことは本考
案の広範な有用性を否定するものではない。一般
的に本考案は逆バイアスされたpn接合の漏洩電
流を小さくすることが必要とされる各種の半導体
素子に応用される。

従来法によるｎチヤンネルダイナミツクRAM
はｐ型シリコンウエーハ表面に通常の製造技術で
作成されてきた。そして例えば半導体中の少数キ
ヤリアの寿命と半導体ウエーハ表面に形成される
記憶素子の最終的な保持時間の間に相関関係のあ
ることが知られている。例えば、従来法の記憶回
路構造でバルクシリコン中の少数キヤリア寿命10
乃至50マイクロ秒は最終的な記憶素子の典型的保
持時間として約２乃至10ミリ秒に相当する。かか
る従来法による記憶素子の作成工程には米国特許
第3997368号に記載された方法と類似のゲツター
工程が含まれている。

ダイナミツクRAM記憶素子の保持時間を明確
かつ飛躍的に増加させる半導体構造が可能である
ことを発見した。しかしながら、この増加は記憶
素子が置かれる位置の半導体材料が“拡散電流成
分”として知られる値に逆方向漏洩電流を制限で
きる程度の品質である場合にのみ実現されるもの
と考えられる。

所望の“高品質”いいかえれば結晶構造学的完
全性とは現在の製造技術および装置で得られる最
低水準に汚染あるいは有害不純物を抑えることで
ある。これら有害不純物とは、例えば鉄、ニツケ
ル、銅、カルシウム、金などである。本考案の目
的に対する有害不純物のエネルギー単位はシリコ
ン中でその価電子帯および伝導帯のほぼ真中にあ
る。従つて、これら不純物は結晶格子中に存在す
ることにより少数キヤリアの発生中心となる。ま
た、それはpn接合付近に生ずると逆方向漏洩電
流を増加させると考えられる積層欠陥および他の
結晶欠陥の発生原因ともみなされている。

上記有害不純物が存在しない場合、逆方向漏洩
電流を決定する機構は、例えばｐ型物質中の電子
など少数キヤリアの拡散となると考えられる。こ
の条件、すなわち半導体中に形成される素子がそ
の動作温度内で主として拡散電流で支配される構
造であることが本考案の重要な点である。

少数キヤリア拡散電流は温度に強く依存するこ
とが知られている。そして、ダイオード接合部を
流れる逆方向漏洩電流の急激な増加は過去高温現
象とみなされてきた。逆方向漏洩電流の温度依存
性の変化は問題とする素子の温度が上昇するにつ
れて発生電流機構から拡散電流機構へ移行するた
めと考えられる。

しかしながら、本考案に基づき素子を作成する
と、pn接合部の逆バイアス漏洩電流は動作温度
の高温部において拡散電流機構による温度依存性
を示す。動作温度は室温から90℃を越える値の範
囲をとり得る。高温部という場合、通常70℃以上
の温度を意味する。高温部の典型的範囲は70℃か
ら90℃である。しかしながら、高純度の結晶を用
いた場合、逆バイアス漏洩電流は40℃以上の温度
で既に拡散電流により支配される。かかる拡散電
流で支配される構造では有害不純物が素子の形成
される材料から十分除去されている必要がある。

本考案の実施例はｐ型エピタキシヤル層を有す
るシリコン基体に形成されるダイナミツクｎチヤ
ンネルランダムアクセスメモリーである。基体に
は10¹⁹cm^-8程度の比較的高濃度にホウ素（ホウ素
はｐ型のドーパントである）のドープされた基板
あるいはバルク部が含まれる。バルクシリコンと
同様ホウ素のドープされたエピタキシヤル層が形
成される。しかしながら本実施例ではエピタキシ
ヤル層は約２×10¹⁵cm^-8の低濃度にドープされる
だけである。メモリセルが形成されるのはこのエ
ピタキシヤル層である。

ここに記載されるエピタキシヤル層を有するデ
バイス構造が拡散電流機構で支配されるならば、
メモリセルの容量、閾電圧、降伏電圧などの接合
特性はエピタキシヤル層のドーピング量で決定さ
れることが判明した。一方、素子の接合を流れる
逆方向漏洩電流は高濃度にドープされた基板中で
は接合から一拡散距離内の例えば電子などの少数
キヤリアの有効性の減少によつて制限される。か
かる構造の記憶素子は従つて最適の容量、閾電
圧、降伏電圧を有し、更に個々の記憶素子に長保
持時間を与える低逆方向漏洩電流特性を有する。

しかしながら、ここに記載される構造の利点は
エピタキシヤル層中のメモリーなどのセルの逆方
向漏洩電流特性が接合付近で発生する少数キヤリ
アで主として制御される水準まで有害不純物が含
まれる場合なくなる。

それゆえ、有害不純物の水準が現在の技術では
測定困難な程低い“高品質”である材料を用いて
メモリーを構成することが重要となる。しかしな
がら、本構造がバルクシリコン中の有害不純物を
ゲツターする特性を有すると考えられ、そのため
エピタキシヤル層が所望の低水準の有害不純物を
有する傾向があるという点で本構造の利点は互い
に融合している。

第１図に概括的に番号１１で示される半導体ウ
エーハの断面を示す。ウエーハ１１の基板あるい
はバルクシリコン１２と共にウエーハの表面に形
成されるエピタキシヤル層１４の相対的厚さを考
慮して描かれている。バルクシリコン１２の厚さ
は約20ミルあるいは500ミクロン（500×10^-6メー
トル）である。

バルクシリコン１２に比して、エピタキシヤル
層の厚さは10乃至15ミクロンである。従つて、第
１図はウエーハ１１のバルクシリコンとエピタキ
シヤル層の相対比を保つてかなり拡大した図であ
る。

ウエーハ１１のバルク材料１２は結晶軸方向
〔100〕を有するp⁺型シリコン材料であるp⁺型の
ドーピングはホウ素を少なくとも10¹⁸cm^-3の濃度
ドープすることにより行う。バルク材料のドーピ
ング量はホウ素を用い、少なくとも10¹⁸cm^-3がエ
ピタキシヤル層１４のドーピングとの関連で本考
案の利点を完全に生かす閾値であることが判明し
た。バルク１２が少なくともかかる水準にドープ
された場合、エピタキシヤル層１４を、例えば
鉄、ニツケル、銅、カルシウム、金など有害不純
物を測定不能な程度に抵濃度で成長させることが
可能であつた。

他方、ホウ素のドーピング量が10¹⁸cm^-3以下の
場合、エピタキシヤル層中の有害不純物濃度は増
加する徴候を示した。高濃度の有害不純物の存在
は少数キヤリアの有効寿命を短かくする。但し、
非常に清浄な工程によれば、半導体構造にほとん
ど有害な不純物を導入することなく、基板のドー
ピング量10¹⁸cm^-3以下でも同様な長有効寿命特性
が達成し得る可能性がある。

本考案の実施例ではバルクシリコン１２のホウ
素濃度は従つて10¹⁹cm^-3とする。このドーピング
量でバルクシリコンはウエーハ１１中を拡散する
有害不純物に対する障壁あるいはトラツプとして
作用すると考えられる。

高濃度にドープされたバルクシリコンは、いか
なる有害不純物に対しても大きな捕獲能力を示す
と考えられる。但し、不純物に対する大きな捕獲
能力に対する説明はなされていない。しかしなが
ら、示唆を与える若干の理論が提案されている。

かかる障壁に対する一つの機構としてドープさ
れた半導体構造中の有害不純物と他の原子間のイ
オン結合の存在が考えられる。かかる結合により
有害不純物が半導体構造中を拡散していく場合、
有害不純物はバルクシリコン１２内に少なくとも
一部は捕獲されると考えられる。しかしながら、
高濃度にドープされたバルクシリコン中に不純物
を捕獲する、かかるイオン結合の存在は有害不純
物をゲツターする数種の機構の一つにすぎないと
考えられる。

別種の機構としてバルクシリコン１２とエピタ
キシヤル層１４の界面に存在する格子歪によるも
のが考えられる。この歪はバルクシリコン１２と
エピタキシヤル層１４のドーピング量の差に基づ
く。ドーピング量の差によりバルクシリコン１２
とエピタキシヤル層の格子定数に差が生じ、格子
歪ミスフイツト転位が発生する。このミスフイツ
ト転位がエピタキシヤル層からの有害不純物の捕
獲あるいはゲツターに寄与すると考えられる。

ウエーハの表面に導入されるミスフイツト転位
によるゲツター効果が知られている。ペトロフ等
による米国特許第3997368号に不純物をゲツター
するための上記手段が記載されている。しかしな
がら、本考案のウエーハ構造では、ミスフイツト
転位面はバルクシリコン１２とエピタキシヤル層
１４の界面に存在する。エピタキシヤル層１４中
のpn接合部とミスフイツト転位が近接している
ことは全熱処理を通じゲツター効果の有効性を増
加させると考えられる。この増加とは特許第
3997368号に記載された裏面ゲツター処理との比
較においてである。しかしながら、本考案はここ
に議論されたいずれの機構あるいは理論にも基づ
くものではないと考えられる。これらの理論は単
に結果に対して考えられる説明を与えているにす
ぎない。

上述してきたウエーハ内に導入される有害不純
物をバルクシリコン中に捕獲する能力の増加およ
び半導体素子作製工程でウエーハ１１内に有害不
純物が拡散しないように十分配慮することによ
り、得られるエピタキシヤル層１４はほぼ有害不
純物を含まない状態にできる。従つて、層構造あ
るいはウエーハ１１は少数キヤリアに対して長寿
命特性を示す。

エピタキシヤル層はホウ素のドーピング量約２
×10¹⁵cm^-8となるように作成される。ドーピング
量により、例えば接合容量が決定される。

通常、エピタキシヤル層と基板の界面にエピタ
キシヤル層成長時に基板からエピタキシヤル層へ
のホウ素の外方拡散の結果生ずる濃度勾配を有す
る領域が存在する。しかしながら、エピタキシヤ
ル層の厚さが本実施例におけるように約10〜15ミ
クロンであれば、この効果は無視できる。

ここに記載されるバルクシリコン基板とエピタ
キシヤル層から成る層構造は、典型的には電子の
寿命として少なくとも500ミリ秒となる。かかる
値は少数キヤリア、すなわち電子の拡散長約500
ミクロンに相当する。従つて、エピタキシヤル層
１４の厚さは電子の拡散距離の1/30にすぎない。
それ故、整流性接合の有効漏洩電流として自由電
子がその接合をよこぎつて拡散していく部分は、
ほぼ高濃度にドープされた基板部分であることが
わかる。この高濃度にドープされたバルクシリコ
ンにおいては、自由電子数は低濃度にドープされ
たエピタキシヤル層内に比して少ない。なぜなら
自由端子数はドーピング量に逆比例し、低濃度に
ドープされたエピタキシヤル層により多くの自由
電子が存在するためである。従つて、欠陥のない
エピタキシヤル層では測定される発生寿命は、こ
の構造の拡散電流による制限の寄与を反映する。
しかしながら、同時に接合は、有限な厚さの低濃
度物質中にある。MOS素子ｎ層の良好な降伏特
性および低容量を決定するのは、この低濃度にド
ープされた部分である。

第２図にエピタキシヤル層１４と、それに隣接
するバルクシリコン１２の一部を拡大して示す。
エピタキシヤル層１４中に逆の、すなわちドナー
あるいはｎ型の不純物として、例えば燐ヒ素原子
などを含む領域が表面近く（約0.5ないし２ミク
ロンの深さ）に形成される。

ｎ型不純物を選択的に導入することによりエピ
タキシヤル層１４の表面にｎ型領域２２，２３，
２４が形成され、その結果、それぞれpn接合２
５，２６，２７が形成される。選択的にパターン
化された酸化膜および酸化膜絶縁層上に被着され
る導電性パターンによりここに記載されるｎチヤ
ンネルダイナミツクRAMという能動MOS素子が
形成される。特に、トランジスタ２８，２９が示
されている。これらの素子および相互の接続は周
知の処理工程により形成される。しかしながら、
pn接合を含む能動MOS構造のいずれもエピタキ
シヤルシリコン層の上部表面に近接した領域外に
は拡がつていないことが重要である。すなわち、
各メモリーセルの全体の素子構造はエピタキシヤ
ル層１４の上部表面付近に存在する。

事実エピタキシヤル層１４の最適厚さはエピタ
キシヤル層上部表面より測つて接合の空乏層幅に
pn接合の深さを加えた値よりわずかに大きい値
である。空乏層幅が何で決定されるかは従来より
周知のことである。当然半導体、ここではエピタ
キシヤル層１４中のドーピング量および接合に印
加される最大逆バイアス電圧に依存する。エピタ
キシヤル層１４の厚さを上記の値としてもなお接
合の特性は低濃度にドープされた層１４の特性と
なるが、同時に自由電子数が非常に少ないためバ
ルクシリコンからの影響は最大となる。

トランジスタ２８，２９は第３図３０，３１で
表わされる２個の隣接するメモリーセルに属す
る。メモリーセル３０，３１の別の構成要素はそ
れぞれコンデンサ３２，３３である。コンデンサ
３２の一方の電極板３４はエピタキシヤル層１４
の一部である。同様に、コンデンサ３３の一方の
電極板３５は、領域２４に隣接するエピタキシヤ
ルシリコンである。コンデンサ３２，３３のそれ
ぞれの対電極板３６，３７は薄いシリコン酸化膜
３８，３９によりエピタキシヤル層１４と分離さ
れている。電極板３６，３７は多結晶シリコンで
構成され、共通の定電圧板への接続部４１，４２
を有する。トランジスタ２８，２９のゲート４
３，４４も同様に多結晶シリコンである。またゲ
ート４３，４４も電極板３６，３７と同様薄いシ
リコン酸化膜４６，４７でエピタキシヤルシリコ
ンと分離されている。

薄膜３８，３９，４６，４７の厚さは約200オ
ングストロームから2000オングストロームの範囲
とされる。典型的な値としては約900オングスト
ロームが望ましい。従つて、この薄い酸化膜の厚
さは約１ミクロンであることが望ましいフイール
ド酸化膜48の約1/10にすぎない。ｎ型不純物拡散
による接合の深さはエピタキシヤル層１４の上部
表面下約0.8ミクロンである。

ゲート４３，４４は全体として語選択線
（word select line）を構成し、第２図の断面に
直交して伸びている。接続部４１，４２はフイー
ルド酸化膜４８によりエピタキシヤル層１４から
分離される記憶素子３０，３１を越えて接続され
ている。

望ましくはアルミニウムから成る第２のレベル
の導電性パターン４９は中間絶縁層５０によりゲ
ートおよびコンデンサ極板から分離されている。
層５０の選択開口部５１でパターン４９は領域２
３に接続される。第２図に見るように、各開口部
を通して２個のメモリーセル３０と３１は接続さ
れている。導電性パターン４９がメモリーセルの
ビツト検知線（bit sense line）となる。セル３
０，３１の上部表面は上部絶縁層５２で不活性化
される。

第４図にエピタキシヤル層１４、バルクシリコ
ン１２およびエピタキシヤル層とバルクシリコン
の中間領域の典型的な濃度分布を示す。エピタキ
シヤル層１４は高濃度シリコンの上部に成長され
るため、バルクシリコンから若干のホウ素の外方
拡散が存在する。ホウ素はエピタキシヤル層中に
拡散するが、バルクシリコンからのホウ素の外方
拡散速度よりエピタキシヤル層の成長速度は早
い。従つて、エピタキシヤル層中のホウ素濃度は
迅速に約２×10cmという所望の値となる。高濃度
のｎ型領域を含むウエーハ１１の表面近くの濃度
分布からわかるように、能動領域およびpn接合
部は均一不純物濃度を有するシリコン中に完全に
形成される。

第５図に本考案の適用される別種のメモリーを
示す。前述したクーによる特許に、例えばマージ
ドドレイン（merged drain）およびコンデンサ
領域が記載されている。第５図に同様にマージド
ドレインおよびコンデンサ領域３４あるいは３５
を有するメモリーの実施例が示されている。本実
施例では記憶素子３０，３１の構成する場合、そ
の占有面積を小さくできる。低蓄積容量を有する
素子の物理的形状が例えば保持時間を短くする場
合、4096ビツトに比較してより大きな、例えば
16384ビツトのメモリーは本考案によつて特に有
効な影響が与えられると考えられる。第５図の実
施例は、かかるメモリーを示している。第２図、
第３図と同様な機能の素子に対しては第５図でも
同じ番号としている。

しかしながら、２個のメモリーセル３０，３１
を含む第５図の断面は隣接するセル３０，３１が
オフセツト構造のため第２図の断面とは異つてい
る。また、ヒ素のイオン注入による領域２３は断
面に直交して伸び、ビツト選択線４９として機能
する。ゲート４３，４４は多結晶シリコンで形成
され、語選択線５５となるその共通延長線はアル
ミニウムで作成される。ゲート４４に対する語選
択線５５の接続は断面のオフセツト部にあるため
図示されていない。コンデンサ極板３６，３７は
断面に直交して伸び、共通定電源に延長線４１，
４２で接続されている。中間絶縁層５６，５７に
よりコンデンサ極板３６，３７とゲート導体４
３，４４が分離されている。

ここに記載されるメモリーセルと同様なセルの
動作姿態は周知のものである。但し、ここに記載
されるメモリーセルが拡散電流制御構造で動作す
る場合の保持時間の増加が明確な相異と思われ
る。この動作姿態では漏洩電流は着目する接合部
が存在する物質中のドーパント濃度に逆比例す
る。

高濃度にドープされたバルクシリコン１２が有
害不純物を捕獲する能力は、それ以下にドープさ
れた物質に比べて増大はするが、限度のあること
が判明した。

それゆえ、シリコンウエーハ１１に導入される
有害不純物の量を最初から最小とすることが望ま
しい。エピタキシヤル層１４を成長させる工程で
不純物を含むガスから有害不純物が導入される。
しかしながら、使用するガスから混入する有害不
純物の量は少ない。一般的に使用するガスは非常
に純粋であり、汚染あるいは有害不純物の重大な
源とは通常はみなされない。

しかしながら、有害不純物のより重大な源が発
見された。すなわち、エピタキシヤル層１４を成
長させるためウエーハ１１を加熱しているとき、
ウエーハ１１と第１図のサセプタ６３の界面６４
を通してサセプタ６３から有害不純物が容易に浸
透することが判明した。それゆえ、サセプタから
の有害不純物の内方拡散を除去することが望まし
い。例えば、ある種のサセプタを用いれば、他の
ものより多くの有害不純物を含むことが判明し
た。

パイロリテイツク・グラフアイトで作成される
サセプタが特に有効であることが判明した。パイ
ロリテイツク・グラフアイト製サセプタを用いた
場合の不純物量は非常に少なく層構造における典
型的な寿命として500ミリ秒以上の値が得られる。

ウエーハ１１上へエピタキシヤル層１４を成長
させるとき、ウエーハ１１とサセプタ６３からウ
エーハ１１への有害不純物の浸透は促進される。

所望のホウ素濃度２×10¹⁵cm^-8のエピタキシヤ
ル層１４を成長させる前にオートドーピングは制
限されるべきである。オートドーピングとはウエ
ーハ１１の周囲のガスを通してバルクシリコンか
らエピタキシヤル層に不純物が導入される現象を
いう。バルクシリコンから反応系のガス中にホウ
素が外方拡散しウエーハ上のエピタキシヤル層の
結晶構造に再堆積する。

バルクシリコン１２からドーパントのホウ素の
外方拡散を制御するためには、非常に純粋な結晶
シリコン層６６をサセプタ６３表面に約２乃至３
ミクロン厚さに成長させることが有効である。そ
の後、このコーテイツドサセプタ６３表面にウエ
ーハ１１が支持される。

続いて水素ガス雰囲気中でウエーハ１１は約
1100℃に加熱される。この温度ではホウ素はウエ
ーハ表面から蒸発し、シリコンを表面から約0.5
ミクロンエツチングするため５分間塩酸ガスが導
入される。エツチング速度はシリコンからのホウ
素の蒸発速度よりはるかに大きい。“その場”
（“in−situ”）エツチング工程は表面を完全とす
るためになされる。我々の経験よりすればエツチ
ング工程なしでは多量の欠陥がエピタキシヤル層
中に生ずる。

ウエーハを反応室内でサセプタ上に置いた状態
で約１乃至約２分間温度を約1040℃へとわずかに
下げる。その後ジクロールシランを用いてエピタ
キシヤル層成長を開始する。主なキヤリアガスは
非常にわずかのドーパントガスを含む水素であ
る。その量はエピタキシヤル層のドーピング量を
正確に所望の値とするよう調整される。理想的な
条件下においても、高濃度にドープされたバルク
シリコン１２からの外方拡散はエピタキシヤル層
のドーピング量に若干の影響を及ぼす。

次の工程は、エピタキシヤル層１４内にMOS
型メモリーセルを形成するのに関係する。エピタ
キシヤル層１４中に拡散あるいはイオン注入によ
り反対の伝導型の領域２２，２３，２４が形成さ
れる。反対の伝導型のドーパントをエピタキシヤ
ル層１４表面の所期の場所に導入するために周知
の技術により酸化膜による選択マスキングを行
う。次の工程では薄い酸化膜の形成および堆積、
更に多結晶シリコンが作成される。これらの処理
工程は通常用いられている技術で行われる。

これらの処理工程において、ウエーハ洗浄水あ
るいはウエーハ１１表面の取扱いなどを通して有
害不純物が種々の水準で導入される可能性があ
る。従つて最終的な窓開け燐ゲツター処理は導電
性パターン形成前になされる。しかしながら、素
子がその表面に形成されるエピタキシヤル層１４
の能動領域内に存在する結晶欠陥を最小とするた
めに、種々の素子作成工程を通して高濃度にドー
プされたバルクシリコン１２による有害不純物の
ゲツター処理は連続的に行われていると考えられ
る。

本考案に基づくMOSメモリーを完成させるに
は、各種処理工程において有害不純物源を除去す
るよう常に注意を払うことが重要である。しかし
ながら、非常に清浄な条件下ではかかる不純物を
積極的に除去することはそれほど重要でないこと
を認識すべきである。このことは特に既定の不純
物捕獲機構において真実である。

従つて、ここに記載された処理工程および構造
の各種の変形が本考案の範囲内で可能である。

【図面の簡単な説明】

第１図は、本考案の実施例を説明するため用い
られる半導体ウエーハの一部の断面図であり、説
明上、基板上のエピタキシヤル層を基板の厚さに
比例して示した図、第２図は、第１図のエピタキ
シヤル部の拡大図であり、本考案に基づく低い漏
洩電流特性を有するpn接合形成のためドープさ
れた各領域を示した図、第３図は、第２図の構造
の電気的機能を示した図、第４図は、第１図の半
導体ウエーハ内の所望のホウ素濃度分布を示した
図、第５図は、所望の逆方向漏洩電流特性を得る
ため本考案の適用できる他の実施例の構造を示し
た図である。 主要部分の符号の説明、ｎ型領域……２２，２
３，２４、半導体基体……１２、エピタキシヤル
層……１４、グラフアイトサセプタ……６３、シ
リコン層……６６。

Claims (1)

1. 【実用新案登録請求の範囲】 １ Ｐ型シリコン半導体中に含まれるｎ型領域を
   少なくとも一つ含む本質的に平坦なMOSトラ
   ンジスタ素子を含む型式の多数のｎチヤネル
   MOSメモリセルを含む量産型集積回路におい
   て、 前記ｎ型領域はＰ型半導体本体上に形成され
   たＰ型エピタキシヤル層内に含まれ、該半導体
   本体はエピタキシヤル層のドーパント濃度の少
   なくとも100倍のドーパント濃度を有し、該エ
   ピタキシヤル層の品質は該エピタキシヤル層内
   の電子の拡散長が少なくとも500μｍになる程
   度の品質であることを特徴とする集積回路。 ２ 実用新案登録請求の範囲第１項に記載された
   集積回路において、 ｎ型領域とＰ型エピタキシヤル層との接合は
   動作時に空乏層を形成するように設計され、そ
   のエピタキシヤル層が接合深さを包含しそして
   接合が十分に逆バイアスされた状態で、該エピ
   タキシヤル層内の空乏層幅を完全に囲むだけの
   厚さを有するものであることを特徴とする集積
   回路。 ３ 実用新案登録請求の範囲第１項、または第２
   項に記載された集積回路において、 エピタキシヤル層の厚さがエピタキシヤル層
   内の電子の拡散距離の30分の１（1/30）だけで
   あることを特徴とする集積回路。 ４ 実用新案登録請求の範囲第１項または第２項
   に記載された集積回路において、 動作温度50℃以上で接合の逆バイアス漏洩電
   流が少数キヤリアの拡散で支配されることを特
   徴とする集積回路。 ５ 実用新案登録請求の範囲第１項に記載された
   集積回路において、 半導体基体が少なくとも10¹⁸cm^-3のＰ型ドー
   パント濃度を有し、エピタキシヤル層が10¹⁴な
   いし10¹⁶cm^-3の範囲のＰ型ドーパント濃度を有
   することを特徴とする集積回路。 ６ 実用新案登録請求の範囲第１項、第２項また
   は第３項に記載された集積回路において、 前記エピタキシヤル層は、シリコン層で被覆
   されたグラフアイトサセプタ上に置かれた半導
   体をガス雰囲気で加熱することにより成長させ
   られた層であることを特徴とする集積回路。