JPH0192991A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPH0192991A JPH0192991A JP62250127A JP25012787A JPH0192991A JP H0192991 A JPH0192991 A JP H0192991A JP 62250127 A JP62250127 A JP 62250127A JP 25012787 A JP25012787 A JP 25012787A JP H0192991 A JPH0192991 A JP H0192991A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- bit line
- current
- amplifier circuit
- coupled
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダイナミックＲＡＭ、スタティックＲＡＭ等に
用いられるセンスアンプ回路に関するものである。
用いられるセンスアンプ回路に関するものである。
従来の技術
従来のラッチ型のセンスアンプ回路を第３図。
４図を用いて説明する。第３図は、従来のラッチをセン
スアンプ回路の等価回路図であり、１，２はそれぞれ第
１Ｎ型トランジスタ（以下Ｔ１ と呼ぶ）と第２Ｎ型
トランジスタ（以下Ｔ２と呼ぶ）である。３と６はビッ
ト線対である。４は、アース線である。
スアンプ回路の等価回路図であり、１，２はそれぞれ第
１Ｎ型トランジスタ（以下Ｔ１ と呼ぶ）と第２Ｎ型
トランジスタ（以下Ｔ２と呼ぶ）である。３と６はビッ
ト線対である。４は、アース線である。
第３図に示す等価回路図において、ピット線３とビット
線６の電位差ΔＶをセンスアンプ回路により増幅する動
作を説明すると、まず、Ｔ１とＴ２に注目した時、ソー
スは、共通にアース線に接続されているため、Ｔ１ に
印加されるゲート・ソース間電圧（以下ｖｇ、１ と呼
ぶ）とＴ２に印加されるゲート・ソース間電圧（以下ｖ
９．２と呼ぶ）との差は、次式のようになる、 Δｖ＝１ｖ −ｖ １ ・・・・・・・
・・・・・ （１）ｇｇｌ ｇｇ２ つまり、ビット線対３，６の電位差が、Ｔ１．Ｔ２に印
加されるゲート・ソース間電圧の差となり、Ｔ１．Ｔ２
に流れる電流１１．１２の差となる。電流１１．１２が
流れれば、これは、ビット線の電荷をアース線に放電す
る放電電流であるため、ビット線３の電位ｖｂｉｔ と
ビット線６の電位ｖｂｉｔは、次式に示すだけ減少する
。
線６の電位差ΔＶをセンスアンプ回路により増幅する動
作を説明すると、まず、Ｔ１とＴ２に注目した時、ソー
スは、共通にアース線に接続されているため、Ｔ１ に
印加されるゲート・ソース間電圧（以下ｖｇ、１ と呼
ぶ）とＴ２に印加されるゲート・ソース間電圧（以下ｖ
９．２と呼ぶ）との差は、次式のようになる、 Δｖ＝１ｖ −ｖ １ ・・・・・・・
・・・・・ （１）ｇｇｌ ｇｇ２ つまり、ビット線対３，６の電位差が、Ｔ１．Ｔ２に印
加されるゲート・ソース間電圧の差となり、Ｔ１．Ｔ２
に流れる電流１１．１２の差となる。電流１１．１２が
流れれば、これは、ビット線の電荷をアース線に放電す
る放電電流であるため、ビット線３の電位ｖｂｉｔ と
ビット線６の電位ｖｂｉｔは、次式に示すだけ減少する
。
（２） 、 （３）式でｔは放電時間、０３ 、 Ｃｓ
はビット線の容量である。（１） 、 （２） 、 （
３）の関係と、ＩＶｂｉｔ＝ 、ｎ−１゜。
はビット線の容量である。（１） 、 （２） 、 （
３）の関係と、ＩＶｂｉｔ＝ 、ｎ−１゜。
Δｖｂｉｔ＝Δｖｇ８１の関係から、明らかの様に、ビ
ット線対３と５の電位差には正帰還が、かかり、電位差
は増幅される。
ット線対３と５の電位差には正帰還が、かかり、電位差
は増幅される。
以上の様な働きをするセンスアンプの性能を決める重要
なものの１つに、感度というものがある。
なものの１つに、感度というものがある。
これは、どの程度微少な電位差まで正しく増幅できるか
というもので、最小電位差を感度と呼んでいる。上記し
たように、ビット線対の電位差が、ＭＯＳ）ランジスタ
Ｔ１．Ｔ２のゲート・ソース間電圧となりトランジスタ
に流れる電流差となり、その電流差がビット線対の電位
差を広げていくという事から、次の事が大事である。そ
れは、微少なゲート・ソース間電圧差（ｖ９．１とｖ９
８２の差）が正しく電流の差（ｉｌと１２の差）として
でてくるかという事である。つまシ、ｖｇｓｌ ＞ ｖ
ｇｓ２であれば、その差がどんなに小さくても、ｉ １
＞１２の関係が満足されなければならないということで
ある。このことを実現するには、ＭＯＳ）ランジスタＴ
１．Ｔ２のしきい値電圧、電流駆動力ｑｍが全く同じで
あるという必要がある。
というもので、最小電位差を感度と呼んでいる。上記し
たように、ビット線対の電位差が、ＭＯＳ）ランジスタ
Ｔ１．Ｔ２のゲート・ソース間電圧となりトランジスタ
に流れる電流差となり、その電流差がビット線対の電位
差を広げていくという事から、次の事が大事である。そ
れは、微少なゲート・ソース間電圧差（ｖ９．１とｖ９
８２の差）が正しく電流の差（ｉｌと１２の差）として
でてくるかという事である。つまシ、ｖｇｓｌ ＞ ｖ
ｇｓ２であれば、その差がどんなに小さくても、ｉ １
＞１２の関係が満足されなければならないということで
ある。このことを実現するには、ＭＯＳ）ランジスタＴ
１．Ｔ２のしきい値電圧、電流駆動力ｑｍが全く同じで
あるという必要がある。
以上の様な事を実現するために、従来は、第３図、第４
図に示す、結線、レイアウトでセンスアンプ回路を実現
していた。ここで第４図は、実際のセンスアンプ回路の
レイアウト図である。このレイアウトを、等価回路図に
おきかえたものが第３図であるが、この図かられかるよ
うに、電流１１゜１２はウニ八面上で幾何学的に逆方向
に流れるようになる。
図に示す、結線、レイアウトでセンスアンプ回路を実現
していた。ここで第４図は、実際のセンスアンプ回路の
レイアウト図である。このレイアウトを、等価回路図に
おきかえたものが第３図であるが、この図かられかるよ
うに、電流１１゜１２はウニ八面上で幾何学的に逆方向
に流れるようになる。
第３図、第４図は、Ｎ型ＭＯＳ）ランジスタのセンスア
ンプ回路の説明をしたけれども、Ｐ型の方も、アース線
４が、Ｖｃｅ線に、ＭＯＳ）ランジスタ１，２が、Ｐ型
ＭＯＳ）ランジスタ、電流方向が１１，１゜とも逆方向
になる事以外は、すべて、Ｎ１ＭＯＳ）−ｙンジスタの
センスアンプ回路と同じである。
ンプ回路の説明をしたけれども、Ｐ型の方も、アース線
４が、Ｖｃｅ線に、ＭＯＳ）ランジスタ１，２が、Ｐ型
ＭＯＳ）ランジスタ、電流方向が１１，１゜とも逆方向
になる事以外は、すべて、Ｎ１ＭＯＳ）−ｙンジスタの
センスアンプ回路と同じである。
発明が解決しようとする問題点
しかしながら、第３図、４図に示すようなセンスアンプ
回路では、ＭＯＳ）ランジスタＴ１ に流れる電流１１
とＴ２に流れる電流１２の方向が逆方向であるため、
以下の問題点がある。
回路では、ＭＯＳ）ランジスタＴ１ に流れる電流１１
とＴ２に流れる電流１２の方向が逆方向であるため、
以下の問題点がある。
まず、一般に、ＭＯＳ）ランジスタのソース・ドレイン
を形成する場合、イオンのチャネリングを防ぐため、イ
オンビームがある角度を持ってウェハーに到達するよう
になっている。したがってゲート電極とソース領域、あ
るいはドレイン領域の重なり量が、ソース領域とドレイ
ン領域で非対称になる。この傾向は、イオンビームの角
度がウェハ面に対して垂直な角度から、ずれればずれる
が大きくなればなるほど、顕著になってくる。この非対
称性は、他に、ソース・ドレインの形成以外に、ソース
ｅドレインのチャンネルストップ用のイオン注入等によ
ったり、注入マスクとなるゲート電極形状の非対称性ゲ
ート側壁酸化膜の形状の非対称性などによっても生じる
と考えられる。
を形成する場合、イオンのチャネリングを防ぐため、イ
オンビームがある角度を持ってウェハーに到達するよう
になっている。したがってゲート電極とソース領域、あ
るいはドレイン領域の重なり量が、ソース領域とドレイ
ン領域で非対称になる。この傾向は、イオンビームの角
度がウェハ面に対して垂直な角度から、ずれればずれる
が大きくなればなるほど、顕著になってくる。この非対
称性は、他に、ソース・ドレインの形成以外に、ソース
ｅドレインのチャンネルストップ用のイオン注入等によ
ったり、注入マスクとなるゲート電極形状の非対称性ゲ
ート側壁酸化膜の形状の非対称性などによっても生じる
と考えられる。
この傾向は、ゲート長、ゲート幅が、小さくなればなる
程強くなると考えられ、大規模集積回路に用いられる微
細ＭＯＳトランジスタにおいては、解決しなければなら
ない問題である。
程強くなると考えられ、大規模集積回路に用いられる微
細ＭＯＳトランジスタにおいては、解決しなければなら
ない問題である。
ところで、以上の様に、ソース・ドレインのイオン注入
量に非対称性が生ずれば、当然、電流−電圧特性にも非
対称性が生じる。つまり、同じトランジスタであっても
、流れる電流の方向によって、しきい値電圧、電流駆動
力ｑｍが違った値を持つことになる。このようになれば
、従来の技術で説明したように、図３に示すようなセン
スアンプ回路では、Ｔ１ とＴ２が同じしきい値電圧
、電流部動力ｑｍを持つように、作っても、流れる電流
の方向が逆方向であるため、電流−電圧特性の非対称性
により、例え、Ｔ１の方のゲート電圧ｖｇｓ１の方がＴ
２の方のゲート電圧ｖ９，２よりも大きくても、電流駆
動力ｇｍが、Ｔ１ よりもＴ２の方が大きくなってい
るとしたら、放電電流もＴ２を流れる電流１２の方がＴ
１を流れる電流１１ よシも大きくなる可能性があり、
ビット線対３，６の微少な電位差は正しく増幅されず、
ｖｇｓｌ を与えているビット線６の電位の方が、ｖｇ
ｓ２を与えているビット線３の電位よりも小さくなり、
センスアンプ回路は誤動作することになる。
量に非対称性が生ずれば、当然、電流−電圧特性にも非
対称性が生じる。つまり、同じトランジスタであっても
、流れる電流の方向によって、しきい値電圧、電流駆動
力ｑｍが違った値を持つことになる。このようになれば
、従来の技術で説明したように、図３に示すようなセン
スアンプ回路では、Ｔ１ とＴ２が同じしきい値電圧
、電流部動力ｑｍを持つように、作っても、流れる電流
の方向が逆方向であるため、電流−電圧特性の非対称性
により、例え、Ｔ１の方のゲート電圧ｖｇｓ１の方がＴ
２の方のゲート電圧ｖ９，２よりも大きくても、電流駆
動力ｇｍが、Ｔ１ よりもＴ２の方が大きくなってい
るとしたら、放電電流もＴ２を流れる電流１２の方がＴ
１を流れる電流１１ よシも大きくなる可能性があり、
ビット線対３，６の微少な電位差は正しく増幅されず、
ｖｇｓｌ を与えているビット線６の電位の方が、ｖｇ
ｓ２を与えているビット線３の電位よりも小さくなり、
センスアンプ回路は誤動作することになる。
センスアンプの感度Ｓとメモリセルからの読み出しによ
り、ビット線対３．６に生ずる電位差ΔＶとの差、Ｍ＝
Δｖ−８のＭをマージンと呼ぶがその値は、メモリセル
の高集積化による、ビット線容量の増大、セル容量の減
少に伴い、読み出し電圧Δ■が小さくなる傾向にあるこ
とから、ますます小さくなると考えられる。そこでセン
スアンプ回路の高感度化がますます必要であるが、それ
には、センスアンプ回路のトランジスタ対Ｔ１．Ｔ２の
しきい値電圧、電流駆動率ｑｍが、電流方向も考慮して
、全く同じになるように、することが、重要である。し
かし従来のセンスアンプ回路、レイアウトでは、Ｔ１．
Ｔ２で電流方向が逆方向であるため、ソース・ドレイン
の注入量の非対称による電流・電圧特性の非対称が効い
てきてセンスアンプの感度は、悪化するという問題点が
ある。
り、ビット線対３．６に生ずる電位差ΔＶとの差、Ｍ＝
Δｖ−８のＭをマージンと呼ぶがその値は、メモリセル
の高集積化による、ビット線容量の増大、セル容量の減
少に伴い、読み出し電圧Δ■が小さくなる傾向にあるこ
とから、ますます小さくなると考えられる。そこでセン
スアンプ回路の高感度化がますます必要であるが、それ
には、センスアンプ回路のトランジスタ対Ｔ１．Ｔ２の
しきい値電圧、電流駆動率ｑｍが、電流方向も考慮して
、全く同じになるように、することが、重要である。し
かし従来のセンスアンプ回路、レイアウトでは、Ｔ１．
Ｔ２で電流方向が逆方向であるため、ソース・ドレイン
の注入量の非対称による電流・電圧特性の非対称が効い
てきてセンスアンプの感度は、悪化するという問題点が
ある。
問題点を解決するための手段
本発明は、メモリセルに結合された第１ビット線と第１
ＭＯＳトランジスタのドレイン部を結合し、前記第１ビ
ット線と対をなす第２ビット線と前記第１ＭＯＳトラン
ジスタのゲート部を結合し、第２ＭＯＳトランジスタの
ドレイン部と前記第２ビット線を結合し、前記第２ＭＯ
Ｓトランジスタのゲート部と前記第１ビット線を結合し
、前記第１、第２ＭＯＳトランジスタのソース部を共通
に電源線と結合してラッチ型のセンスアンプ回路を構成
するＮ型あるいは、Ｐ型ＭＯＳ）ランジスタ対のドレイ
ン部からソース部に流れる電流、すなわち、前記第１．
第２Ｍ０Ｓトランジスタに流れる電流方向が、ウェハ面
上で幾何学的に同一方向になるように、前記第１．第２
ＭＯＳトランジスタをレイアウト又は、結線したセンス
アンプ回路を提供するものである。
ＭＯＳトランジスタのドレイン部を結合し、前記第１ビ
ット線と対をなす第２ビット線と前記第１ＭＯＳトラン
ジスタのゲート部を結合し、第２ＭＯＳトランジスタの
ドレイン部と前記第２ビット線を結合し、前記第２ＭＯ
Ｓトランジスタのゲート部と前記第１ビット線を結合し
、前記第１、第２ＭＯＳトランジスタのソース部を共通
に電源線と結合してラッチ型のセンスアンプ回路を構成
するＮ型あるいは、Ｐ型ＭＯＳ）ランジスタ対のドレイ
ン部からソース部に流れる電流、すなわち、前記第１．
第２Ｍ０Ｓトランジスタに流れる電流方向が、ウェハ面
上で幾何学的に同一方向になるように、前記第１．第２
ＭＯＳトランジスタをレイアウト又は、結線したセンス
アンプ回路を提供するものである。
作 用
センスアンプ回路を構成する対をなした２つのＮ型ある
いはＰ型ＭＯＳトランジスタ対のドレイン部からソース
部に流れる電流は、センスアンプ回路として動作する時
には、第１．第２ＭＯＳトランジスタの電流方向、つま
りＮ型の場合には、ビット線からアース線へ、Ｐ型の場
合には、Ｖａｃ電源線からビット線へ流れる電流方向は
第１．第２ＭＯＳトランジスタともウェハ面上で幾何学
的に同一方向であるためトランジスタ個々の電流方向に
よる非対称性の影響はなくなる。
いはＰ型ＭＯＳトランジスタ対のドレイン部からソース
部に流れる電流は、センスアンプ回路として動作する時
には、第１．第２ＭＯＳトランジスタの電流方向、つま
りＮ型の場合には、ビット線からアース線へ、Ｐ型の場
合には、Ｖａｃ電源線からビット線へ流れる電流方向は
第１．第２ＭＯＳトランジスタともウェハ面上で幾何学
的に同一方向であるためトランジスタ個々の電流方向に
よる非対称性の影響はなくなる。
実施例
以下に本発明の一実施例について説明する。第１図、第
２図に、本発明のセンスアンプ回路の等価回路図、およ
び、そのレイアウト図を示す。まず、第１図に示すセン
スアンプ回路の等価回路図を説明すると、１，２がセン
スアンプ回路のトランジスタ対であり、又３，５はビッ
ト線対、４は、アース線である。第２図は第１図に示し
た七ン艮アンプの回路図を実際に、レイアウトしたマス
ク図面を示したものである。１０は配線に用いるアル７
で１１は、トランジスタのゲート電極に用いるポリシリ
コン１２は、トランジスタのソース・ドレイン部と配線
１ｏとのコンタクト１３は、活性領域である。
２図に、本発明のセンスアンプ回路の等価回路図、およ
び、そのレイアウト図を示す。まず、第１図に示すセン
スアンプ回路の等価回路図を説明すると、１，２がセン
スアンプ回路のトランジスタ対であり、又３，５はビッ
ト線対、４は、アース線である。第２図は第１図に示し
た七ン艮アンプの回路図を実際に、レイアウトしたマス
ク図面を示したものである。１０は配線に用いるアル７
で１１は、トランジスタのゲート電極に用いるポリシリ
コン１２は、トランジスタのソース・ドレイン部と配線
１ｏとのコンタクト１３は、活性領域である。
次に、センスアンプ回路の電流を説明すると、第１図に
示すように、トランジスタ１，２に流れる電流１１ 、
１２は、ウェハ（半導体基板）上で幾何学的に同一方向
である。又、トランジスタ１゜２は、両者とも同じ大き
さのチャンネル長、チャンネル幅をもつように設計され
ていて、製造条件も同じである。そこで、トランジスタ
１，２の電流−電圧特性は、ソースとドレインの非対称
性つまりウェハ上の幾何学的な電流方向以外では、同じ
特性を示すものとなる。
示すように、トランジスタ１，２に流れる電流１１ 、
１２は、ウェハ（半導体基板）上で幾何学的に同一方向
である。又、トランジスタ１゜２は、両者とも同じ大き
さのチャンネル長、チャンネル幅をもつように設計され
ていて、製造条件も同じである。そこで、トランジスタ
１，２の電流−電圧特性は、ソースとドレインの非対称
性つまりウェハ上の幾何学的な電流方向以外では、同じ
特性を示すものとなる。
次に、本実施例の効果について述べる。
第１．第２図に示す本発明の実施例においては、センス
アンプ回路のトランジスタ対の第１ＭＯｓトランジスタ
に流れる電流１１ と第２ＭＯＳトランジスタに流れ
る電流１２に注目した場合、１１と１２が同一方向の電
流のため、同−電流一電圧特性になり、センスアンプ回
路の高感度化が可能になった。
アンプ回路のトランジスタ対の第１ＭＯｓトランジスタ
に流れる電流１１ と第２ＭＯＳトランジスタに流れ
る電流１２に注目した場合、１１と１２が同一方向の電
流のため、同−電流一電圧特性になり、センスアンプ回
路の高感度化が可能になった。
発明の効果
以上のように、本発明によれば、ラッチ型のセンスアン
プ回路を構成するＮ型あるいはＰ型ＭＯＳトランジスタ
対の第１ＭＯＳトランジスタに流れる電流１１ と第
２ＭＯＳトランジスタに流れる電流１２とを比較した場
合、１１ と１２とがウェハ上で幾何学的に同一方向の
電流であるため、電流−電圧特性は、同一特性にするこ
とが可能であり、結果としてセンスアンプ回路の高感度
化を可能にする。
プ回路を構成するＮ型あるいはＰ型ＭＯＳトランジスタ
対の第１ＭＯＳトランジスタに流れる電流１１ と第
２ＭＯＳトランジスタに流れる電流１２とを比較した場
合、１１ と１２とがウェハ上で幾何学的に同一方向の
電流であるため、電流−電圧特性は、同一特性にするこ
とが可能であり、結果としてセンスアンプ回路の高感度
化を可能にする。
第１図は本発明の一実施例におけるセンスアンプ回路の
回路図、第２図は同回路のレイアウトを示すマスクパタ
ーン図、第３図は従来のセンスアンプ回路の回路図、第
４図は同回路のレイアウトを示すマスクパターン図であ
る。 １．２・・・・・・センスアンプ回路を構成するＭＯＳ
型トランジスタ対、３，６・・・・・・ビット線対、４
・・・・・・アース線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３−
−１１ｍ：’ヅト昧 第 １ 図 ４−−−ア
ース線３−で７０察 ３−−一じ゛ット末駿 １３−一−θＤ
回路図、第２図は同回路のレイアウトを示すマスクパタ
ーン図、第３図は従来のセンスアンプ回路の回路図、第
４図は同回路のレイアウトを示すマスクパターン図であ
る。 １．２・・・・・・センスアンプ回路を構成するＭＯＳ
型トランジスタ対、３，６・・・・・・ビット線対、４
・・・・・・アース線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３−
−１１ｍ：’ヅト昧 第 １ 図 ４−−−ア
ース線３−で７０察 ３−−一じ゛ット末駿 １３−一−θＤ
Claims (1)
- メモリセルに結合された第１ビット線と、第１ＭＯＳト
ランジスタのドレイン部を結合し、前記第１ビット線と
対をなす第２ビット線と前記第１ＭＯＳトランジスタの
ゲート部を結合し、第２ＭＯＳトランジスタのドレイン
部と前記第２ビット線を結合し、前記第２ＭＯＳトラン
ジスタのゲート部と前記第１ビット線を結合し、前記第
１、第２ＭＯＳトランジスタのソース部を共通に、電源
線と結合してラッチ型のセンスアンプ回路を構成するＮ
型あるいはＰ型ＭＯＳトランジスタ対のドレイン部から
ソース部に流れる電流方向が、ウェハ面上で幾何学的に
同一方向になるように、前記第１、第２ＭＯＳトランジ
スタをレイアウト又は結線してなるセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250127A JPH0192991A (ja) | 1987-10-02 | 1987-10-02 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250127A JPH0192991A (ja) | 1987-10-02 | 1987-10-02 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0192991A true JPH0192991A (ja) | 1989-04-12 |
Family
ID=17203226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250127A Pending JPH0192991A (ja) | 1987-10-02 | 1987-10-02 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0192991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030437B2 (en) | 2003-01-31 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device having sense amplifier including paired transistors |
-
1987
- 1987-10-02 JP JP62250127A patent/JPH0192991A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030437B2 (en) | 2003-01-31 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device having sense amplifier including paired transistors |
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