JPH0194477A - シグナルプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像符号化などにおいて用いられる離散コサイ
ン変換の高速化アルゴリズムを小規模な〔従来の技術〕 Ｎ次元ベクトルとすると ＣＦ）＝２／Ｎ（ＡＮ）（ｆ　）　　　　　　　（ｔｌ
と表わせる。ただし、 （ＡＮ）＝（ｃ（ｋ）ｃｏｓ（２ｊ＋ｌ）ｋπ／２Ｎ）
；ｊ＝に＝ＬＬ・・・・・・５（Ｎｔ） 但し、Ｃ（ｋ　）−”１／２　’／”−・・−ｆ　ｏ　
ｒ　　ｋ＝０ｃ（ｋ）＝１・・・・・・・・・・・・・
・・ｆｏｒ　ｋ＝１．２．・・・・・、Ｎ−１である。

以上に示した離散コサイン変換演算を高速に実現するア
ルゴリズムが１９７７年アイイーイーイー（ＩＥＥＥ）
発行のトランザクションズ　オン　コミエニケーシ！１
／ズ（Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏ　−ィチ
・チェノ（Ｗ、Ｈ，Ｃｈｅｎ）らによる論文”アジアス
ト　コンビエテーシ曹ナル　アルゴリズム７オー　ザ　
ディスクリート　コサイントランス７オーム（Ａ　Ｆａ
ｓｔ　Ｃｏｍｐｕｔａｔｉｏｎａｌ　Ａｌｇｏ　−ｒｉ
ｔｈｍ　ｆｏｒ　ｔｈｅ　Ｄｉｓｃｒｅｔｅ　Ｃｏ５１
ｎｅ　Ｔｒａ　−ｎｓｆｏｒｍ）”において示されてい
る。例えば以上のサイン変換に対しては２６回の加減算
、１６回の乗算が必要であることがわかる。

これにより乗算器と加算器とを１つずつ有し乗算及び加
減算の双方を１マシンサイクル毎に実現できるプロセッ
サでは乗算と加減算を同時に行なうことにより８点高速
離散コサイン変換を２６ステツプで実現できることが理
論的には可能である。

〔発明が解決しようとする問題点〕

この演算を従来多くのシグナルプロセッサが採用してき
た乗算累算型の回路構成、即ち累算レジスタ出力と乗算
器出久との加減算を行なうのて適した回路構成で実現す
る為には、次に示す問題が生ずる。

第２図のシグナルフローグラフから８点離散コサイン変
換は４段（一部は３段）のバタフライ段から構成される
が各段ごとにデータメモリに格納すると５６回のメモリ
アクセスが必要になる為、演算に２６ステツプ以上必要
になる。また全部で１３３個在バタフライのうち、乗算
をともなわない加減算だけめバタフライが８個在る為、
累算レジスタの内容と乗算器出力との加算忙適した回路
構成のみでは８点コサイン変換を最小ステップで実現す
るのは困難である。

本発明の目的は、乗算累算型の回路構成を持ちながら離
散コサイン変換を短時間で行なうことのできるシグナル
プロセッサを提供することに在る。

〔問題点ｔ−解決するための手段〕

本発明の乗算累算型の回路構成を有するシグナルプロセ
ッサは、データバスと、該データバスに接続された読み
書き可能なデータメモリと、読み格納する被乗数データ
格納レジスタファイルと、前記係数メモリの出力を格納
する乗数データ格納レジスタと、前記被乗数データ格納
レジスタファイルの出力と前記乗数データ格納レジスタ
の出力との乗算を行なう乗算器と、前記データメモリの
出力を格納する第１の加減算器入力レジスタファイルと
、前記データメモリの出力を格納する第２の加減算器入
力レジスタファイルと、前記第１の加減算器入力レジス
タファイルの出力及び第２の処理データの何れかを選択
して第１の入力とし、前記第２の加減算器入力レジスタ
ファイルの出力及び前記乗算器の出力及びデータバス上
のデータの倒れかを選択して第２の入力とし、前記第１
の入力と、前記第２の入力との加減算を行ない前記第１
の処理データを出力する加減算器と、前記乗算器の出力
及び前記加減算器の出力を格納するとともに前記第２の
処理データの出力および、前記データバスへのデータ出
力をする累算レジスタファイルと、前述した各構成要素
を制御する制御部とから少なくとも構成さ些る。

・Ｉ 〔作用・原理〕 本発明のシグナルプロセッサでは積和演算を効率よく行
なえる乗算累算型の回路構成において、まず、８個の累
算レジスタからなるレジスタファイルを備えることによ
り各バタフライ段毎のデータメモリのアクセスを不用に
し、さらにこの累算レジスタファイル以外に加減算器の
２人力を用意する加減算器入力レジスタファイルを設け
これにデータメモリからデータを直接転送することがで
きるようにすることによりメそリアクセスを行なう際の
パスネックを解消し、また乗算器の１入力に対し被乗数
レジスタファイルをもうけ、これに加減算器の出力を直
接格納できるパスを設けることにより、異なるパタ７２
イ段の間のデータの受は渡しを効率よく行なえるように
した。これにより、例えば８点離散コサイン変換内に在
る２６回の加減算を連続的に行なうことが可能になり、
同時に１６回の乗算も加減算の実行中に同時に行なえる
ようにした。

〔実施例〕

以下に図面を用いて本発明の詳細な説明する。

ｔ４１図は本発明の１実施例であるシグナルプロセッサ
の構成を示すブロック図である。このシグナルプロセッ
サは図示されるように、データバス１、データメモリ２
、係数メモリ３、第１の被乗数入力レジスタ４．第２の
被乗数入力レジスタ５、乗数入力レジスタ６、乗算器７
、第１の加減算器入力レジスタ８、！２の加減算器入力
レジスタ９、第３の加減算器入力レジスタ１０１．ｉｇ
４の加減算器入力レジスタ１１、加減算器１２、第１の
累算　。

レジスタ１３、第２の累算レジスタ１４．第３の累算レ
ジスタ１５、第４の累算レジスタ１６、第５の累算レジ
スタ１７、第６の累算レジスタ１８、第７の累算レジス
タ１９、ｇ８の累算レジスタ２０、及び制御部２１から
構成される。上記構成において、データバス１は後述す
る累算レジスタファイルの出力を選択して後述するデー
タメモリ或いはタバス１上のデータを書き込むことが可
能な記憶回路である。

係数メモリ３は離散コサイン変換で用いる係数を格納す
る読み出し専用の記憶回路である。第１の被乗数入力レ
ジスタ４及び第２の被乗数入力レジスタ５の何れか一方
は１インストラクシ■ン内にデータメモリ２の出力或い
は後述する加減算器１２の出力の一方を選択して格納す
ることができる。乗数入力レジスタ６は係数メモリ３の
出力を格納する０乗算器７は第１の被乗数入力レジスタ
４の出力或いは第２の被乗数入力レジスタ５の出力の何
れか一方を選択して被乗数入力とし、乗数入力レジスタ
６の出力を乗数入力として乗算を行ない、入力が設定さ
れてから２インストラクシ箇ン後に乗算結果が出力され
るパイプライン乗算器である。第１の加減算入力レジス
タ８および第２の加減算器入力レジスタ９はレジスタ７
テイルを構成し何れか一方はｌインスト２クシ■ン内に
データメモリ２の出力を格納することができる。第３の
加減算器入力レジスタ１０および７１ｉ４の加減算器入
力レジスタ１１はレジスタファイルを構成し何れか一方
は１インストラクシ■ン内にデータメモリ２の出力を格
納することができる。加減算器１２は第１の加減算器入
力レジスタ８および第２の加減算器入力レジスタ９の何
れか一方の出力、或いは後述する第１の累算レジスタ１
３から第８の累算レジスタ２０からなる累算レジスタフ
ァイルの出力の一方を選択して第１の加減算器の入力と
し、第３の加減算器入力レジスタ１０および第４の加減
算器入力レジスタ１１の何れか一方の出力１乗算器７の
出力、データバス上のデータの何れか１つを選択して第
２の力ａ減算器の入力として選択し、ｌインストラクシ
冒ン後に加減算結果が出力されるパイプライン加減算器
である。第１の累算レジスタ１３、ｇ２の累算レジスタ
１４、第３の累算レジスタ１５．第４の累算レジスタ１
６％第５の累算レジスタ１７、第６の累算レジスタ１８
゜第７の累算レジスタ１９、第８の累算レジスタ２０は
レジスタファイルを構成し、１インストラクシ■ン内に
加減算器１２．ＱＪ力及び乗算器７の出力Ｔｚ’に の各々を異なる累算レジスタに格納することかできる２
ボートメそりにより構成される。

制御部２１は予め蓄えられた制御命令に従って上記の各
構成要素を制御する制御信号を出力する。

次に上記構成を有するシグナルプロセッサを用いること
Ｋより引続いて実行される第１番目の８次元ベクトルと
第２番目の８次元ベクトルの各々の８点離散コサイン変
換が２６ステツプ毎に実行できることを第３図（５）、
但）を用いて説明する。

但し、以下の説明において用いられる各変数は第２図に
示すようにｆＯ，ｆｌ、Ｆ２．Ｆ３．Ｆ４．Ｆ５゜Ｆ５
．Ｆ７は入力ベクトル、ｇＯ，ｇｌ、Ｋ２．Ｋ３．Ｋ４
゜Ｋ５．Ｋ６．Ｋ７は＠１段バタフライ出力、ｇ’５＊
ｇ’６は！２２段中変数、ｈＯ，ｈｌ、ｈ２．ｈ３．ｈ
４．ｈ５゜ｈ６．ｈ７は第２段バタフライ出力、ｈＩｏ
、　ｈＦｘは第３段中間変数、Ｋ４．Ｋ５．Ｋ６．Ｋ７
は第３段バタフライ出力、ＦＯ，Ｆｌ、Ｆ２．Ｆ３．Ｆ
４．Ｆ５゜Ｆ６．Ｆ７は出力ベクトルをあられす。また
係数Ｃ４はｃｏｓ（４ｒ／１６）、　ｓ６は５ｉｎ（６
ｒ／１６）、ｓ２は５ｉｎ（２ｒ／１６）、ｓｌは、ｓ
ｉｎ（π／１６）、Ｓ５はｓｉｎ（５ｆｆ／１６）、ｓ
−７はｓｉｎ（−７ｒ／１６）、ｃ−３はｃｏｓ（−３
π／１６）、Ｃ１はｃｏｓ　（π／１６）、Ｃ３はＣ０
８（３π／１６）、Ｃ５はｃｏｓ（５π／１６）、Ｃ７
はｃｏｓ（７π／１６）をそれぞれあられす。また、第
３図（５）、（Ｂ）においてＲＡＭはデータメモリ４几
頃は供数メモｌＪ３、Ｐｌは第１の加算器入力レジスタ
８、Ｆ２は第２の加算器入力レジスタ９、Ｑｌは第３の
加算器入力レジスタ１０．Ｑ２は第４の加算器入力レジ
スタ１１、Ｋ１は第１の被乗数入力レジスタ４、Ｋ２は
第２の被乗数入力レジスタ５、Ｌは乗数入力レジスタ６
、Ａは加算器１２の出力％Ｍ１はＫｌｔ−被乗数とする
乗算器７の出力、Ｍ２はに２を被乗数とする乗算器７の
出力、　ＷＨＯは＠１の累算レジスタ１３、ＷｆＬｌは
第２の累算レジスタ１４．ＷＢ２は第３の累算レジスタ
１５、ＷＫ３は第４の累算レジスタ１６．ＷｆＬ４は第
５の累算レジスタ１７、ＷＫ５はＭ６の累算レジスタ１
８、ＷＫ６は第７の累算レジスタ１９、苗衝は第８の累
算レジスタ２０をあられす。

まず第１のステップではデータメモリ２に蓄えられた入
カデータｆＯｆｃ第１の加算器入力レジスタ８に転送す
る。

、第２のステップではデータメモリ２に蓄えられた入力
データｆ７を＠３の加算器入力レジスタ１゜に転送する
。

第３のステップではデータメモリ２に蓄えられた入力デ
ータｆｌを第２の加算器入力レジスタ９に転送する。ま
た加減算器１２の第１の入力として第１の加算器入力レ
ジスタ８の出力を選択し、加減算器１２の第２の入力と
して第３の加算器入力レジスタ１０の出力を選択して第
１の入力と第２の入力の加算を行なう。

第４のステップではデータメモリ２に蓄えられた入力デ
ータｆ６を第４の加算器入力レジスタ１１に転送する。

また加減算器１２の第１の入力として第１の加算器入力
レジスタ８の出力を選択し、加減算器１２の第２の入力
として第３の加算器入力レジスタ１０の出力を選択して
第１の入力からる。

第５のステップではデータメモリ２に蓄えられた入力デ
ータｆ２１ｃ、＄１の加算器入力レジスタ８に転送する
。また加減算器１２の第１の入力として第２の加算器入
力レジスタ９の出力を選択し、加減算器１２の第２の入
力として第４の加算器入力レジスタ１１の出力を選択し
て第１の入力と第２の入力との加算を行なう。前ステッ
プにおける加算結果ｇ７を第８の累算レジスタ２０に格
納する。

第６のステップではデータメモリ２に蓄えられた入力デ
ータｆ５を第３の加算器入力レジスタ１０に転送する。

ま友加減算器１２の第１の入力として第２の加算器入力
レジスタ９の出力を選択し、加減算器１２の第２の入力
として第４の加算器入力レジスタ１１の出力を選択して
第１の入力から第２の入力の減算を行なう。前ステップ
における加算結果ｇｌｔ−第２の累算レジスタ１４に格
納する。

第７のステップではデータメモリ２に蓄えられた入力デ
ータｆ３ｔ−第２の加算器入力レジスタ９に転送する。

また加減算器１２の第１の入力として第１の加算器入力
レジスタ８の出力を選択し。

加減算器１２の第２の入力として第３の加算器入力レジ
スタ１０の出力を選択して第１の入力と第２の入力との
加算を行なう。前ステップにおける加算結果ｇ６を第１
の被乗数入力レジスタ４に格納し、係数メモリ３に蓄え
られた係数Ｃ４を乗数入力レジスタ６に格納して第１の
被乗数入力レジスタ４の出力と乗数入力レジスタ６の出
力との間の乗算を開始する。

第８のステップではデータメモリ２に蓄えられた入力デ
ータｆ４を第４の加算器入力レジスタ１１に転送する。

また加減算器１２の第１の入力として第１の加算器入力
レジスタ８の出力を選択し。

加減算器１２の第２の入力として第３の加算器入力レジ
スタ１０の出力を選択してｆａｌの入力から第２の入力
の減算を行なう。前ステップにおける加算結果ｇ２を第
３の累算レジスタ１５に格納する。

第９のステップでは加減算器１２の第１の入力として第
２の加算器入力レジスタ９の出力を選択し、加減算器１
２の第２の入力として！＄４の加算器入力レジスタ１１
の出力を選択して第１の入力と第２の入力との加算を行
なう。前ステップにおける加算結果ｇ５をＫｌの被乗数
入力レジスタ４に格納し、係数メモリ３に蓄えられた係
数Ｃ４を乗数入力レジスタ６に格納して第１の被乗数入
力レジスタ４出力と乗数入力レジスタ６出力との間の乗
算を開始する。また２ステツプ前に入力を指定した乗算
結果ｇ′６を第７の累算レジスタ１９に格納する。

第１０のステップでは加減算器１２０８１の入力として
第２の加算器入力レジスタ９の出力を選択し、加減算器
１２の第２の入力として第４の加算器入力レジスタ１１
の出力を選択して第１の入力から第２の入力の減算を行
なう。前ステップにおける加算結果ｇ３を第４の累算レ
ジスタ１６に力として第１の累算レジスタ１３の出力を
選択し、加減算器１２の第２の入力として第４の累算レ
ジスタ１６の出力を選択して第１の入力と第２の入力と
の加算を行なう。前ステップにおける加算結果ｇ４ｔ＠
５の累算レジスタ１７に格納し、また２ステツプ前に入
力を指定した乗算結果ｇ　Ｉｓを第６の累算レジスタ１
８に格納する。

第１２のステップでは加減算器１２の第１の入力として
第１の累算レジスタ１３の出力を選択し。

加減算器１２の第２の入力として第４の累算レジスタ１
６の出力を選択して第１の入力から第２の入力の減算を
行なう。前ステップにおける加算結果ｈｏを第１の被乗
数人力レジスタ４に格納し。

係数メモリ３に蓄えられた係数Ｃ４を乗数入力レジスタ
６に格納して第１の被乗数入力レジスタ４出力と乗数入
力レジスタ６出力との間の乗算を開始する。

第１３のステップでは加減算器１２の第１の入スタ１５
の出力を選択してｇｔの入力と第２の入力との加算を行
なう。前ステップにおける加算結果ｈ３ｔ′第２の被乗
数入力レジスタ５に格納し、係数メモリ３に蓄えられた
係数＠６ｔ−乗数入力レジスタロに格納して第２の被乗
数入力レジスタ４出力と乗数入力レジスタ６出力との間
の乗算を開始する。

第１４のステップでは加減算器１２のＫｌの入力として
第２の累算レジスタ１４の出力を選択し、加減算器１２
の第２の入力として第３の累算レジスタ１５の出力を選
択して＠１の入力から第２の入力の減算を行なう。前ス
テップにおける加算結果ｈ１を＃Ｉ、１の被乗数入力レ
ジスタ４に格納し。

係数メモリ３に蓄えられた係数０４を乗数入力レジスタ
６に格納して第１の被乗数入力レジスタ４出力と乗数入
力レジスタ６出力との間の乗算を開始する。ま念２ステ
ップ前に入力を指定した乗算結果ｈ　Ｉ　ｏを第１の累
算レジスタ１３に格納する。

第１５のステップでは加減算器１２の第１の入力として
第７の累算レジスタ１９の出力を選択し、加減算器１２
の第２の入力として第６の累算レジスタ１Ｂの出力を選
択して第１の入力からＬ２の入力の減算を行なう。前ス
テップにおける加算結果ｈ２ｉ第１の被乗数入力レジス
タ４に格納し、係数メモリ３に蓄えられた係数５２を乗
数入力レジスタ６に格納して第１の被乗数入力レジスタ
４出力と乗数入力レジスタ６出力との間の乗算を開始す
る。また２ステツプ前に入力を指定した乗算結果Ｆ６’
を第４の累算レジスタ１６に格納する。

第１６のステップでは加減算器１２の稟１の入力として
４７の累算レジスタ１９の出力’ｋＡ択し。

加減算器１２の第２の入力として第６の累算レジスタ１
９の出力を選択して第１の入力と４２の入力との加算を
行なう。前ステップにおける加算結果ｈ５′ｆｔ第６の
累算レジスタ１８に格納し、また２ステツプ前に入力を
指定した乗算結果ｈ　’１　ｔ−第２の累算レジスタ１
４に格納する。

第１７のステップでは加減算器１２の第１の入力として
第５の累算レジスタ１７の出力を選択し、スタ１８の出
力を選択して第１の入力と第２の入力との加算を行なう
。前ステップにおける加算結果ｈ６を第７の累算レジス
タ１９に格納し、係数メモリ３に蓄えられた係数３６を
乗数入力レジスタ６に格納して第１の被乗数入力レジス
タ４出力と乗数入力レジスタ６出力との間の乗算を開始
する。また２ステツプ前に入力を指定した乗算結果Ｆ２
’を第３の累算レジスタ１５に格納する。

第１８のステップでは加減算器１２の第１の入力として
第５の累算レジスタ１７の出力を選択し、加減算器１２
の第２の入力として第６の累算レジスタ１８の出力を選
択して第１の入力から第２の入力の減算を行なう。前ス
テップにおける加算結果ｉ４を第１の被乗数入力レジス
タ４に格納して第２の被乗数入力レジスタ５出力と乗数
入力レジスタ６出力との間の乗算を開始する。

第１９のステップでは加減算器１２の第１の入力として
第４の累算レジスタ１６の出力を選択し、加減算器１２
の第２の入力として乗算器７の出力なう。前ステップに
おける加算結果ｉ５を第２の被乗数入力レジスタ５に格
納し、係数メモリ３に蓄えられた係数３１を乗数入力レ
ジスタ６に格納して４１の被乗数入力レジスタ４出力と
乗数入力レジスタ６出力との間の乗算を開始する。

第２０のステップでは加減算器１２の第１の入カドして
ｆ４３の累算レジスタ１５の出力を選択し、加減算器１
２の第２の入力として乗算器７の出力を選択して第１の
入力と第２の入力との加算を行なう。前ステップにおけ
る加算結果Ｆ６ｔ−第４の累算レジスタ１６に格納し、
係数メモリ３に蓄えられた係数５５ｆｔ乗数入力レジス
タ６に格納して第２の被乗数入力レジスタ５出力と乗数
入力レジスタ６出力との間の乗算を開始する。

第２１のステップではデータメモリ２に蓄えられた第２
番目の入力ベクトルの入力データｆＯを第１の加算器入
力レジスタ８に転送する。また加減算器１２の第１の入
力として第８の累算レジスタ２０の出力を選択し、加減
算器１２の４２の入力として第７の累−ンスタ１９の出
力を選択しへ て第１の入力と第２の入力との加算を行なう。前ステッ
プにおける加算結果Ｆ２を第３の累算レジスタ１５に格
納し、係数メモリ３に蓄えられた係数ｓ−７を乗数入力
レジスタ６に格納して第１の被乗数入力レジスタ４出力
と乗数入力レジスタ６出力との間の乗算を開始する。ま
た２ステツプ前に入力を指定した乗算結果Ｆｌ’をａＸ
５の累算レジスタ１７に格納する。

第２２のステップではデータメモリ２に蓄えられた′ｇ
２番目の入力ベクトルの入力データｆ７ｉ第３の加算器
入力レジスタ１０に転送する。加減算器１２の第１の入
力として第８の累算レジスタ２０の出力を選択し、加減
算器１２の第２の入力として第７の累算レジスタ１９の
出力を選択して第１の入力から第２の入力の減算を行な
う。前ステップにおける加算結果１７を第１の被乗数入
力レジスタ４に格納し、係数メモリ３に蓄えられた係数
ｃ　−３を乗数入力レジスタ６に格納して第２前に入力
を指定した乗算結果Ｆ５’を第６の累算レジスタ１８に
格納する。

第２３のステップではデータメモリ２に蓄えられた第２
番目の入力ベクトルの入力データｆ１を第２の加算器入
力レジスタ１０に転送する。加減算器１２の第１の入力
として第１の累算レジスタ１３の出力を選択し、加減算
器１２の第２の入力として第２の累算レジスタ１４の出
力を選択して第１の入力と第２の入力の加算を行なう。

前ステップにおける加算結果１６ｔ−第２の被乗数入力
レジスタ５に格納し、係数メモリ３に蓄えられた係数Ｃ
１を乗数入力レジスタ６に格納して第１の被乗数入力レ
ジスタ４出力と乗数入力レジスタ６出力との間の乗算を
開始する。また２ステツプ前に入力を指定した乗算結果
ｐ　７Ｆを第８の累算レジスタ２０に格納する。

第２４のステップではデータメモリ２に蓄えられたｓｇ
２番目の入力ベクトルの入力データｆ６をスタ１３の出
力を選択し、加減算器１２の第２の入力として第２の累
算レジスタ１３の出力を選択して第１の入力から第２の
入力の減算を行なう。

前ステップにおける加算結果ＦＯを第１の累算レジスタ
１３に格納し、係数メモリ３に蓄えられた係数Ｃ３を乗
数入力レジスタ６に格納して第２の被乗数入力レジスタ
５出力と乗数入力レジスタ６出力との間の乗算を開始す
る。また２ステツプ前に入力を指定した乗算結果Ｆ３′
を第７の累算レジスタ１９に格納する。

第２５のステップでは加減算器１２の第１の入力として
第５の累算レジスタ１７の出力を選択し、加減算器１２
の第２の入力として乗算器７の出力を選択して第１の入
力と第２の入力との加算を行なう。前ステップにおける
加算結果Ｆ４を第２の累算レジスタ１４に格納し、係数
メモリ３に蓄えられた係数Ｃ５を乗数入力レジスタ６に
格納して第２の被乗数入力レジスタ５出力と乗数入力レ
ジスタ６出力との間の乗算を開始する。また第１の累算
レジスタの値ＦＯｆ：？−７タメモリ２に格納すｄ　　
′ る。

第２６のステップでは加減算器１２の＠１の入力として
第７の累算レジスタ１９の出力を選択し。

加減算器１２の第２の入力として乗算器７の出力を選択
して第１の入力と第２の入力との加算を行なう、前ステ
ップにおける加算結果Ｆ１を第５の累算レジスタ１７に
格納し、係数メモリ３に蓄えられた係数ｃ７を乗数入力
レジスタ６に格納して第１の被乗数入力レジスタ４出力
と乗数入力レジスタ６出力との間の乗算を開始する。ま
た第２の累算レジスタの匝Ｆ４をデータメモリ２に格納
する。

第２７のステップでは加減算器１２の第１の入力として
第６の累算レジスタ１８の出力上選択し、加減算器１２
の第２の入力として乗算器７の出力を選択して第１の入
力と第２の入力との加算を行なう。前ステップにおける
加算結果Ｆ３を第７の累算レジスタ１９に格納する。ま
た第３の累算レジスタの値Ｆ２ｆｃデータメモリ２に格
納する。

刀として第８の累算レジスタ２０の出力を選択し、加減
算器１２の第２の入力として乗算器７の出力を選択して
ＩＩＥｌの入力と第２の入力との加算を行なう。前ステ
ップにおける加算結果Ｆ５を第６の累算レジスタ１８に
格納する。またｉｌ！Ｊ４の累算レジスタの値Ｆ６をデ
ータメモリ２に格納する。

第２９のステップでは第２番目の入力ベクトルの８点離
散コサイン変換に対する最初の演算として加減算器１２
の第１の入力として第１の加算器入力レジスタ８の出力
を選択し、加減算器１２の第２の入力として第３の加算
器入力レジスタ１０の出力を選択して第１の入力とｇＸ
２の入力の加算を行なう。前ステップにおける加算結果
Ｆ７ｔ−第８の累算レジスタ２０に格納する。ま九＃Ｉ
５の累算レジスタの値Ｆ１ｔ−データメモリ２に格納す
る。

第３０のステップでは加減算器１２の第１の入力として
第１の加算器入力レジスタ８の出刃を選択し、加減算器
１２の第２の入力として第３の加算器入力レジスタ１０
の出力を選択して第１の入おける加算結果ｇＯを第１の
累算レジスター３に格納する。また第８の累算レジスタ
の値Ｆ７をデータメモリ２に格納する。

第３１のステップではデータメモリ２に蓄えられた第２
番目の入力ベクトルの入力データｆ２を第１の加算器入
力レジスタ８に転送する。１＋加減算器１２の第１の入
力として第２の加算器入力レジスタ９の出力を選択し、
加減算器１２の第２の入力として第４の加算器入力レジ
スター１の出力を選択して第１の入力と第２の入力との
加算を行なう。前ステップにおける加算結果ｇ７を第８
の累算レジスタ２０に格納する。

第３２のステップではデータメモリ２に蓄えられた第２
番目の入力ベクトルの入力データｆ５を第３の加算器入
力レジスターＯに転送する。また加減算器１２の第１の
入力として第２の加算器入力レジスタ９の出力を選択し
、加減算器１２の第２の入力として第４の加算器入力レ
ジスター１の出力を選択して第１の入力から第２の入力
の減算を行なう。前ステップにおける加算結果ｇ１を第
＼ ２の累算レジスタ１４に格納する。

第３３のステップではデータメモリ２に蓄えられた第２
番目の入力ベクトルの入力データｆ３を第２の力ロ算器
入力レジスタ９に転送する。また加減算器１２の第１の
入力として第１の加算器入力レジスタ８の出力を選択し
、加減算器１２の第２の入力として第３の加算器入力レ
ジスタ１０の出力を選択して第１の入力とＪ２の入力と
の加算を行なう。前ステップにおける加算結果ｇ６を第
１の被乗数入力レジスタ４に格納し、係数メモリ３に蓄
えられた係数Ｃ４を乗数入力レジスタ６に格納して第１
の被乗数入力レジスタ４出力と乗数入力レジスタ６出力
との間の乗算を開始する。

第３４のステ９ブではデータメモリ２に蓄えられた第２
番目の入力ベクトルの入力データｆ４１第４の加算器入
力レジスタ１１に転送する。また加減算器１２の第１の
入力として第１の加算器入力レジスタ８の出力を選択し
、加減算器１２の第２の入力とし一＝７３の加算器大刀
レジスタｌＯの出力を選択して第１の、会ソから第２の
入力の減算を行なう。前ステップにおける加算結果ｇ２
を第３の累算レジスタ１５に格納する。

第３５のステップでは加減算器１２の第１の入力として
第２の加算器入力レジスタタの出力を選択し、加減算器
１２の第２の入力として第４の加算器入力レジスタ１１
の出力を選択して第１の入力と第２の入力との加算を行
なう。前ステップにおける加′Ｓ結果ｇ５ｔ″第１の被
乗数入力レジスタ４に格納し、係数メモリ３に蓄えられ
た係数Ｃ４を乗数入力レジスタ６に格納して第１の被乗
数入力レジスタ４出力と乗数入力レジスタ６出力との間
の乗算を開始する。また２ステツプ前に入力を指定した
乗算結果ｇ’６に第７の累算レジスタ１９に格納する。

また第６の累算レジスタの値Ｆ５をデータメモリ２に格
納する。

第３６のステップでは加減算器１２の＠１０入力として
第２の加算器入力レジスタ９の出力を選択し、加減算器
１２の第２の入力として第４の加算器入力レジスタ１１
の出力を選択して第１の入＼ 力から第２の入力の減算を行な２゜前ステップに・ツ おける加算結果ｇ３を第４の累算レジスタ１６に格納す
る。また第７の累算レジスタの値Ｆ３ｔ−データメモリ
２に格納する。

第３７のステップでは加減算器１２の第１の入力として
第１の累算レジスタ１３の出力を選択し、加減算器１２
の第２の入力として第４の累算レジスタ１６の出力を選
択して第１の入力と第２の入力との加算を行なう。前ス
テップにおける加算結果ｇ４ｔ−第５の累算レジスタ１
７に格納し、また２ステツプ前に入力を指定した乗算結
果ｇ′５を第６の累算レジスタ１８に格納する。

以上に示したように第１番目の入力ベクトルに対する加
減算処理は第３のステップより開始しているのにたいし
、第２番目の入力ベクトルに対する加減算処理は第２９
のステップより第１番目の入力ベクトルに対する処理と
の競合を引き起こすことなく開始することができる。同
様に第３番目以降のに入力ベクトルにたいする加減算処
理も競合を引起こすことなく２６ステツプ毎に引き続い
て行なうことができる為、実質的に８点離散コサイン変
換を２６ステツプで実行することができるといえる。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば、乗算累
算型の回路構成を有するシグナルプロセッサに祈念な機
能を付加することにより、２次元コサイン変換などにお
いて繰り返して実行する離散コサイン変換を理論的な最
小ステップ数で実行可能にし、画像などの離散コサイン
変換演算に要する時間を短くすることができる。

【図面の簡単な説明】

第１図は本発明に係わるシグナルプロセッサの全体構成
を示すブロック図、第２図は８点離散コサイン変換のシ
グナル７０−グラフを示す図、第３図（５）、＠は本発
明による８点離散コサイン処理の各ステップを示した図
である。 図において、ｌ・・・・・・データバス、２・・・・・
・データメモリ、３・・・・・・係数メモリ、４・・・
・・・第１の被乗数６・・・・・・乗数入力レジスタ、
７・・・・・・乗算器、８・・・・・・第１の加減算器
入力レジスタ、９・・・・・・第２の加減算器入力レジ
スタ、１０・・・・・・第３の加減算器入力レジスタ、
１１・・・・・・第４の加減算器入力レジスタ、１２・
・・・・・加減算器、１３・・・・・・第１の累算レジ
スタ、１４・・・・・・第２の累算レジスタ、１５・・
・・・・第３の累算レジスタ、１６・・・・・・第４の
累算レジスタ、１７・・・・・・第５の累算レジスタ、
１８・・・・・・第６の累算レジスタ、１９・・・・・
・第７の累算レジスタ、２０・・・・・・第８の累算レ
ジスタ、２１・・・・・・制御部。 代理人　弁理士　　内　原　　音

Claims (1)

【特許請求の範囲】
1. 乗算累算型の回路構成を有するシグナルプロセッサにお
   いて、データバスと、該データバスに接続された読み書
   き可能なデータメモリと、読み出し専用の係数メモリと
   、前記データメモリの出力または、第１の処理データの
   何れかを選択して格納する被乗数データ格納レジスタフ
   ァイルと、前記係数メモリの出力を格納する乗数データ
   格納レジスタと、前記被乗数データ格納レジスタファイ
   ルの出力と前記乗数データ格納レジスタの出力との乗算
   を行なう乗算器と、前記データメモリの出力を格納する
   第１の加減算器入力レジスタファイルと、前記データメ
   モリの出力を格納する第２の加減算器入力レジスタファ
   イルと、前記第１の加減算器入力レジスタファイルの出
   力及び第２の処理データの何れかを選択して第１の入力
   とし、前記第２の加減算器入力レジスタファイルの出力
   及び前記乗算器の出力及びデータバス上のデータの何れ
   かを選択して第２の入力とし、前記第１の入力と、前記
   第２の入力との加減算を行ない前記第１の処理データを
   出力する加減算器と、前記乗算器の出力及び前記加減算
   器の出力を格納するとともに前記第２の処理データの出
   力、および前記データバスへのデータ出力をする累算レ
   ジスタファイルと、前述した各構成要素を制御する制御
   部とから少なくとも構成されることを特徴とするシグナ
   ルプロセッサ。