JPH0196897A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （従来の技術） 不揮発性トランジスタをメモリセルとして用い、は従来
のＥＰＲＯＭ（以下、単にメモリと称する）の構成を示
す回路図である。このメモリは本体メモリ部１０とセン
スアンプ回路部２ｏとから構成されている。本体メモリ
部１ｏには浮遊ゲート構造を持つ不揮発性トランジスタ
からなる複数のメモリセル１１が行列状に配置されてい
る。これらメモリセル１１のうち同一行に配置されたも
のの各制御ゲートは複数本のワード線１２のうち対応す
る１本に並列に接続され、また同一列に配置されたもの
の各ドレインは複数本のビット線１３のうち対応する１
本に並列に接続されている。さらに全てのメモリセル１
１のソースは基準電位としてのアースＶａｓに接続され
ている。上記複数本のピット線１３のそれぞれはビット
選択用のトランジスタ１４を介してノード１５に共通に
接続されている。

このような構成の本体メモリ部１０では、図示しない行
デコーダの出力によって１本のワード線１２が選択され
て高電位（電源電位Ｖｃｃ）に設定され、この選択され
たワード線１２に接続されているメモリセル１１の制御
ゲートに高電位が印加される。

他方、図示しない列デコーダの出力によって１個のトラ
ンジスタ１４が導通することにより、１本のピット線１
３が選択される。これにより、選択されたワード線及び
ビット線の交点に配置された１個のメモリセルが選択さ
れる。

センスアンプ回路部２０には本体メモリ部１０に設けら
れているメモリセル１１と同様に浮遊ゲート構造を持つ
不揮発性トランジスタからなるダミーセル２１が設けら
れている。このダミーセル２１のソースはアースＶ８８
に接続され、ドレインは本体メモリ部１０内のピット選
択用のトランジスタ１４と等価なトランジスタ２２を介
してノード２３に接続されている。また、上記ダミーセ
ル２１は本体メモリ部１０内の選択メモリセルと同様な
条件に設定するためにその制御ゲートには高電位（Ｖｃ
ｃ）が常時印加されている。さらにトランジスタ２２の
ゲートにも高電位（Ｖｃ　ｃ　）が常時印加されている
。

さらにセンスアンプ回路部２０には２個の負荷回路２４
．２５と電位比較回路２６とが設けられている。

上記負荷回路２４．２５は上記ノード１５．２３にそれ
ぞれ接続されており、一方の負荷回路２４はノード１５
に接続された前記選択メモリセルの記憶データに応じた
電位Ｖｉｎを出力し、他方の負荷回路２５はノード２３
に接続されたダミーセル２１の記憶データ（通常は非書
き込み状態）に応じた電位を基準電位Ｖ　ｒｅｆとして
出力する。また電位比較回路２６は上記負荷回路２４．
２６からの出力電位Ｖｉｎ、　Ｖｒｅｆを比較すること
により、上記選択メモリセルの記憶データに応じた電位
ｖ　ｏｕｔを出力する。

ところで、上記構成でなるメモリではセンスアンプ回路
部２０における正常な動作を保証するため、負荷回路２
４．２５の負荷特性を互いに異なったものに設定してい
る。以下にその理由を説明する。第７図は上記両負荷回
路２４．２５それぞれの負荷特性を示す図であり、図中
の特性工はメモリセル側の負荷回路２４のものであり、
特性■はダミーセル側′の負荷回路２５のものである。

いま、本体メモリ部１０において、データが書き込まれ
ており、その間［電圧ｖｔｈが例えば５Ｖ程度にされた
メモリセルが選択された場合に流れるドレイン電流を１
ｃａｌｌＯとすると、このときに負荷回路２４から出力
される電位■１ｎＯは、負荷回路２４の特性■と電流１
ｃｅｌｌＯとの交点に対応した電位となる。他方、デー
タが書き込まれておらず、その間値電圧ｖｔｈが例えば
２■程度に低くなっているメモリセルが選択された場合
に流れるドレイン電流をＩｃｅｌｌｌとすると、このと
きに負荷回路２４から出力される電位Ｖｌｎｌは、負荷
回路２４の特性工と電流ｌＣａ１１１との交点に対応し
た電位となる。電位比較回路２６では上記両電位■ｉｎ
Ｏ、Ｖ　ｉｎｌを検出するため、他方の負荷回路２５で
はこの両電位゛の中間電位を基準電位Ｖｒｅｆとして出
力する必要がある。

通常、ダミーセル２１はデータが書き込まれず、非書き
込み状態にされている。このため、同じドレイン電流１
ｃｅｌ１１に対して上記電位Ｖｌｎ１よりも高い電位Ｖ
　ｒｅｆを得るには、図示するように負荷回路２５の特
性■を特性工に対して上側にシフトさせればよいことに
なる。このように負荷回路２４゜２５の特性を互いに異
ならせることにより、メモリセルのデータに応じた電位
ＶｉｎＯとＶｉｎｌの中間に基準電位■ｒｅｆを設定す
ることができ、これによりセンスアンプ回路部２０の正
常なデータ検出動作が保証される。

しかしながら、従来のメモリでは二つの負荷回路２４．
２５の負荷特性が異なるが故に、データが書き込まれた
メモリセルからデータを読み出す際の電源電圧マージン
が低くなるという問題がある。

その理由は、書き込み状態のメモリセルの閾値電圧が通
常、５ｖ程度であるため、電源電圧Ｖｃｃが５Ｖ以上に
なるとかなり大きなドレイン電流を流し得るからである
。

第８図は第７図の場合に比べて電１電圧Ｖｃｃが上昇し
たときの上記両負荷回路２４．２５それぞれの負荷特性
を示す図である。規定の電源電圧の下で基準電位Ｖ　ｒ
ｅｆの値をメモリセルのデータに応じた電位ＶｉｎＯと
Ｖｉｎｌのちょうど中間に設定したとしても、電源電圧
が上昇し、ダミーセル２１のドレイン電流が増加すると
、基準電位ｖ　ｒｅｒは電位ｖｉｎＯに接近し、最悪の
場合には第８図に示すように電位■ｉｎＯよりも高くな
る。この場合には電位■ｉｎＯに対応したデータ書き込
み状態のメモリセルのデータを検出することはできず、
センスアンプ回路部２０は誤動作することになる。

（発明が解決しようとする問題点） このように従来のメモリでは電源電圧が変動するとデー
タ書込み状態のメモリセルの電源電圧マージンが低下し
、センスアンプ回路部が誤動作するという問題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電ｒＡ電圧の変動に対して高い動作
マージンを持つセンスアンプ回路部を備えた不揮発性半
導体記憶装置を提供することにある。

［発明の構成］ （問題点を解決するための手段〉 この発明の不揮発性半導体記憶装置は、不揮発性トラン
ジスタからなり、選択時に制御ゲートに第１の電位が印
加されるメモリセルを備えた本体メモリ部と、不連発性
トランジスタからなるダミーセル、上記メモリセルのド
レインに接続された第１の負荷回路、上記ダミーセルの
ドレインに接続され、上記第１の負荷回路と等価な負荷
特性を持つ第２の負荷回路、上記ダミーセルのゲートに
第２の電位を印加するバイアス回路、上記第１、第２の
負荷回路それぞれの出力端が接続され、両出力端の電位
を比較する電位比較回路とからなるセンスアンプ回路部
とから構成されている。

（作用） この発明の不揮発性半導体記憶装置では、メモリセル°
用及びダミーセル用の負荷回路として特性が等価なもの
を使用し、選択メモリセルの制御ゲートに印加される電
位よりも低い電位をダミーセルの制御ゲートに印加する
ことにより、ダミーセルによって形成される基準電位の
値を、電位電源電圧の変動にかかわらず常にメモリセル
の記憶データに応じて形成される２値の電位の中間とな
るように設定している。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の一実施例によるメモリ（ＥＰＲＯＭ
）の構成を示す回路図である。このメモリは従来と同様
に本体メモリ部１０とセンスアンプ回路部２０とから構
成されている。本体メモリ部１０には不揮発性トランジ
スタからなる複数のメモリセル１１が行列状に配置され
、これらメモリセルのうち同一行に配置されたものの各
制御ゲートは複数本のワード線１２のうち対応する１本
に、同一列に配置されたものの各ドレインは複数本のビ
ット線１３のうち対応する１本にそれぞれ並列に接続さ
れている。全てのメモリセル１１のソースは基準電位と
してのアースｖｅｓに接続されている。

上記複数本のビット１ｉ１１３のそれぞれはビット選択
用のトランジスタ１４を介してノード１５に共通に接続
されている。

センスアンプ回路部２０には本体メモリ部１０に設けら
れているメモリセル１１と同様の構成でなる不揮発性ト
ランジスタからなるダミーセル２１が設けられ、このダ
ミーセル２１のソースはアースに、ドレインは本体メモ
リ部１０内のビット選択用のトランジスタ１４と等価な
トランジスタ２２を介してノード２３にそれぞれ接続さ
れている。また、ダミーセル２１の制御ゲートにはバイ
アス回路２７から出力される直流バイアス電位ｖｇが常
時印加されている。

また、上記トランジスタ２２のゲートには高電位（Ｖｃ
　ｃ　）が常時印加されている。なお、２４．２５は上
記各ノード１５．２３に対する負荷回路であり、従来と
異なっているところは両負荷回路の負荷特性が等価にさ
れている点である。さらに２６は上記負荷回路２４．２
５からの出力電位Ｖ　ｉｎ、　Ｖ　ｒｅｆを比較するこ
とによって選択メモリセルの記憶データに応じた電位Ｖ
Ｏｕｔを出力する電位比較回路である。

上記バイアス回路２７は広い電源電圧Ｖｃｃの下で、そ
の出力電位ｖｇが Ｖ　ｃ　ｃ　−Ｖ　Ｇ　＜　Ｖ　ｔｈＯ−Ｖ　ｔｈｌを
満足するような値に設定されている。すなわち、ＶＱは
Ｖｃ　ｃ　　　（ＶｔｈＯ−Ｖｔｈｌ　）以下の値であ
る。ただし、ｖｔｈｏはデータが書き込まれたメモリセ
ルの閾値電圧の規格値であり、Ｖ　ｔｈｌはデータが書
き込まれていないメモリセルの閾値電圧の規格値であり
、■９の値は通常、電源電圧ＶＣＣよりも低い値となる
。例えば、ＶＣＣが５■、ｙ　ｔｈｏが４Ｖ、Ｖｔｈｌ
　が２Ｖのとき、ＶＱＧ、ｔ３ＶＩＸ下（７）値に設定
される。

上記構成でなるメモリにおいて、センスアンプ回路部２
０内の負荷回路２４．２５の負荷特性が等価にされてお
り、その特性が第２図に示すようなものであるとする。

図中、電流１ｃｅｌ１１はデータが書き込まれていす、
その閾値電圧がＶ　ｔｈｌにされているメモリセルのゲ
ートにｔａ電圧ＶＣＣが印加され、選択されたときに流
れるドレイン電流である。また、Ｎ流ＩｃｅｌｌＯはデ
ータが書き込まれ、その閾値電圧がｖ　ｔｈｏにされて
いるメモリセルのゲートに電源電圧Ｖｃｃが印加されて
選択されたときに流れるドレイン電流である。また、上
記電流Ｉ（ｊｅｌＩＯは、閾値電圧がＶ　ｔｈｌにされ
ているメモリセルのゲートにＶｃ　ｃ　　　（Ｖ（ｈＯ
−Ｖｔｈｌ　）の電位が印加されたときに流れるドレイ
ン電流と等価である。従って、データが書き込まれてい
す、その閾値電圧がＶ　ｔｈｌにされており、かつその
制御ゲートにＶｃ　ｃ　　　（ＶｔｈＯ−Ｖｔ旧）以下
の電位であるＶａが印加されているダミーセル２１には
１ｃｅｌ１１よりも小さ（かつ１ｃｅｌｌＯよりも大き
なドレイン電流１ｃｅ＋＋［）が流れる。この場合、負
荷回路２４．２５の負荷特性が互いに等しいため、負荷
回路２５で発生される基準電位Ｖ　ｒｅｆは第２図に示
すように負荷回路２４からの出力電位ｙ＋ｎｏとＶｌｎ
ｌの中間電位に設定することができる。このような電位
Ｖｒｅ４５ＶｉｎＯ及びＶｉｎｌの関係は、負荷回路２
４．２５の負荷特性が等しく設定されているため、電８
ａ電圧■。。が変動しても常に保たれる。

この結果、電源電圧が変動しても電位■ｉｎＯとＶｌｎ
ｌそれぞれの電源マージンを高くとることができ、これ
によって電源電圧の変動にかかわりなくセンスアンプ回
路部２０を正常に動作させることができる。

第３図は上記実施例のメモリで使用されるバイアス回路
２７の種々の具体的構成を示す回路図である。このバイ
アス回路２７は Ｖｃ　ｃ　　　（ＶｔｈＯ−Ｖｔｈｌ　）以下の直流バ
イアス電位Ｖｇを出力するものであり、種々の回路方式
が考えられる。まず、第３図（ａ）に示すものは、ｒｉ
源電圧Ｖｃｃを一対の抵抗３１．３２で分割することに
よって電位Ｖ（７を発生するようにしたものである。ま
た、第３図（ｂ）に示すものは、上記抵抗３１．３２の
代わりにＰチャネルＭＯＳトランジスタ３３とＮチャネ
ルＭｏＳトランジスタ３４とを用い、両トランジスタの
フンダクタンス比に基づいて電源電圧Ｖｃｃを分割する
ことによって電位ＶＱを発生するようにしたものである
。〜さらに第３図（Ｃ）に示すものでは、電源電圧Ｖｃ
ｃから直列接続されたｎ個のダイオード３５の順方向電
圧降下の総和を引いた電位としてＶａを発生するように
したものである。

第４図は上記実施例のメモリ及び従来のメモリで使用さ
れる負荷回路２４．２５の具体的構成を示す回路図であ
る。この負荷回路はソース、ドレインの一端が電源Ｖｃ
ｃに、他端が前記ノード１５もしぐは２３にそれぞれ接
続されたＮチャネルＭＯＳトランジスタ４１と、ソース
、ドレインの一端が前記ノード１５もしくは２３に、他
端が前記電位比較回路２６にそれぞれ接続されたＮチャ
ネルＭＯ８トランジスタ４２と、ソース、ドレインの一
端が電源Ｖｃｃに、他端及びゲートが前記電位比校回路
２６にそれぞれ接続されたＰチャネルＭＯＳトランジス
タ４３とから構成されている。そして、上記両トランジ
スタ４１．４２の各ゲートには、図示しない回路で形成
される電源電圧Ｖｃｃよりも低いバイアス電位Ｖｂｌａ
ｓが印加されるようになっている。

このような構成の負荷回路では、トランジスタ４１、４
２によってノード１５もしくは２３における電位振幅を
ＶＣＯよりも十分に低く設定することによってメモリセ
ル１１における電位ストレスを低減させている。また、
トランジスタ４３を設けることよって負荷回路としての
出力電位の振幅をノード１５もしくは２３に比べて上昇
させている。このような回路における負荷特性はトラン
ジスタ４３のチャネル幅Ｗに応じて決定され、前記よう
に両負荷回路２４、２５の負荷特性を等価に設定するた
めには両負荷回路内のトランジスタ４３のチャネル幅Ｗ
が等しくなるようにすればよい。このとき、両負荷回路
２４、２５では、トランジスタ４１．４２はそれぞれ等
価な構成にされている。

第５図は上記実施例のメモリ及び従来のメモリで使用さ
れる電位比較回路２６の具体的構成を示す回路図である
。この回路は通常良く知られたカレントミラー型負荷の
ＣＭＯ８比較回路であり、差動対を構成する一対のＰチ
ャネルＭｏＳトランジスタ５１．５２の各ゲートに前記
電位ｖｉｎもしくは基準電位Ｖ　ｒｅｆが入力される。

そして出力電位■ｏｕｔは、ＮチャネルＭＯＳトランジ
スタ５３．５４で構成されたカレントミラー負荷と上記
トランジスタ５１との接続ノードから得られる。

［発明の効果］ 以上説明したようにこの発明によれば、？ｆｆ　’ｍ　
７１３圧の変動に対して高い動作マージンを持つセンス
アンプ回路部を備えた不揮発性半導体記憶装置を提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリの構成を示す
回路図、第２図は上記実施例のメモリを説明するための
特性図、第３図は上記実施例回路で使用されるバイアス
回路の種々の具体的構成を示す回路図、第４図は上記実
施例回路及び従来回路で使用される負荷回路の具体的構
成を示す回路図、第５図は上記実施例回路及び従来回路
で使用される電位比較回路の具体的構成を示す回路図、
第６図は従来のメモリの構成を示す回路図、第７図及び
第８図はそれぞれ上記従来のメモリを説明するための特
性図である。 １０・・・本体メモリ部、１１・・・メモリセル、１２
・・・ワード線、１３・・・ビット線、１４・・・ビッ
ト選択用のトランジスタ、１５・・・ノード、２０・・
・センスアンプ回路部、２１・・・ダミーセル、２２・
・・トランジスタ、２３・・・ノード、２４、２５・・
・負荷回路、２６・・・電位比較回路、２７・・・バイ
アス回路。 出願人代理人　弁理士　鈴江武彦 Ｕ 第　１０ Ｉｃｅ几り 第　２１雲１ Ｖｓｓ　　　　　　　　　　　Ｖｓｓ 第３　図 第４図 ５ｓ ｉｆｆｓ図 １゜ 第６０ 第７図 ■ 第８図

Claims (2)

【特許請求の範囲】
1. （１）不揮発性トランジスタからなり、選択時に制御ゲ
   ートに第１の電位が印加されるメモリセルを備えた本体
   メモリ部と、 不揮発性トランジスタからなるダミーセル、上記メモリ
   セルのドレインに接続された第１の負荷回路、上記ダミ
   ーセルのドレインに接続され、上記第１の負荷回路と等
   価な負荷特性を持つ第２の負荷回路、上記ダミーセルの
   制御ゲートに第２の電位を印加するバイアス回路、上記
   第１、第２の負荷回路それぞれの出力端が接続され、両
   出力端の電位を比較する電位比較回路とからなるセンス
   アンプ回路部どを具備したことを特徴とする不揮発性半
   導体記憶装置。
2. （２）前記本体メモリ部においてデータが書き込まれた
   メモリセルの閾値電圧をＶｔｈ０、非書き込み状態のメ
   モリセルの閾値電圧をＶｔｈ１としたときに、前記バイ
   アス回路の第２の電位が第１の電位から（Ｖｔｈ０−Ｖ
   ｔｈ１）を差し引いた値以下に設定されている特許請求
   の範囲第１項に記載の不揮発性半導体記憶装置。