JPH0197010A - Clock duty correction circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の入力バッファ回路に係シ、特
にこの入力バッファ回路におけるクロックデユーティ補
正回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input buffer circuit for a semiconductor integrated circuit, and particularly to a clock duty correction circuit in this input buffer circuit.
従来の入力バッファ回路の一例を第４図に示し説明する
。An example of a conventional input buffer circuit is shown in FIG. 4 and will be described.
図において、２１はディジタル、クロックが印加される
入力端子、２２は０ＭＯＳインバータ、２３は内部回路
である。第５図は第４図の入出力波形の説明図で、錯は
入力端子２１に印加される入力信号の波形を示したもの
であシ、（ｂ）はＣＭＯＳインバータ２２の出力波形を
示したものである。In the figure, 21 is an input terminal to which a digital clock is applied, 22 is a 0MOS inverter, and 23 is an internal circuit. FIG. 5 is an explanatory diagram of the input/output waveforms in FIG. 4, where the illusion shows the waveform of the input signal applied to the input terminal 21, and (b) shows the output waveform of the CMOS inverter 22. It is something.
そして、入力端子２１から入力されたディジタル、クロ
ック（第５図（ａ）参照）がＣＭＯＳインバータ２２に
より波形整形され（第５図（ｂ）参照）て内部回路２３
に入力される。すなわち、寄生容量などの影響を受けて
、立上り特性、立下シ特性の劣化したパルスが入力され
た場合、ＣＭＯＳインバータ１２によシ、立上シ特性、
立下り特性を改善するものである。Then, the digital clock input from the input terminal 21 (see FIG. 5(a)) is waveform-shaped by the CMOS inverter 22 (see FIG. 5(b)), and the internal circuit 23
is input. In other words, when a pulse with degraded rise and fall characteristics due to the influence of parasitic capacitance is input, the CMOS inverter 12 changes its rise and fall characteristics.
This improves the falling characteristics.
上述した従来の入力バッファ回路では、入力パルスの立
上シあるいは立下シ部分の傾斜は改善されるものの、入
力パルスのデユーティの改善効果がないという問題点が
あった。In the conventional input buffer circuit described above, although the slope of the rising or falling portion of the input pulse is improved, there is a problem in that the duty of the input pulse is not improved.
本発明のクロックデユーティ補正回路は、入力のクロッ
クをゲート入力としドレインを第１の電源に接続する第
１のＮ型ＭＯＳ）ランジスタと、この第１のＮ型ＭＯＳ
）、ｉ’ンジスタのソースにドレインを接続しソースを
第２の電源に接続する第２のＮ型ＭＯＳ）ランジスタと
、上記第１のＮ型ＭＯＳ）ランジスタのソースと上記第
２のＮ型ＭＯＳ）ランジスタのドレインを共通入力とす
る第１のインバータと、このｔｐＪｌのインバータの出
力を入力とする第２のインバータと、この第２のインバ
ータの出力を入力とするローパスフィルタとを備え、こ
のローパスフィルタの出力を上記第２のＮ型ＭＯＳトラ
ンジスタのゲートに接続し、上記Ｗ１１のインバータの
出力を内部回路のクロック信号として供給するようにし
たものである。The clock duty correction circuit of the present invention includes a first N-type MOS transistor whose gate inputs an input clock and whose drain is connected to a first power supply;
), a second N-type MOS whose drain is connected to the source of the transistor and whose source is connected to a second power supply; ) a first inverter that uses the drains of the transistors as a common input, a second inverter that uses the output of the inverter of tpJl as an input, and a low-pass filter that uses the output of the second inverter as an input. The output of the filter is connected to the gate of the second N-type MOS transistor, and the output of the inverter W11 is supplied as a clock signal to the internal circuit.
まな、本発明の別の発明によるクロックデユーティ補正
回路は、入力のクロックをゲート入力としドレインを第
２の電源に接続する第１のＰ形ＭＯＳ）ランジスタと、
この第１のＰＭ１ＭＯＳ）ランジスタのソースにドレイ
ンを接続しソースを第１の電源に接続する第２のＰ型Ｍ
ＯＳ）ランクｘりと、・・上記第１のＰ型ＭＯＳ）ラン
ジスタのソースと上記第２のＰ型ＭＯＳ）ランジスタの
ドレイ／を共通入力とする第１のインバータと、この第
１のインバータの出力を入力とする第２のインバータと
、この第２のインバータの出力を入力とするローパスフ
ィルタとを備え、このローパスフィルタの出力を上記第
２ＰｆｉＭＯＳ）ランジスタのゲートに接続し、上記第
１のインバータの出力を内部回路のクロック信号として
供給するようにしたものである。Furthermore, a clock duty correction circuit according to another aspect of the present invention includes a first P-type MOS transistor whose gate input is an input clock and whose drain is connected to a second power supply;
A second P-type MMOS whose drain is connected to the source of this first PM1MOS) transistor and whose source is connected to the first power supply.
OS) rank A second inverter whose output is an input, and a low-pass filter whose output is an input of the second inverter.The output of the low-pass filter is connected to the gate of the second PfiMOS transistor. The output of the circuit is supplied as a clock signal for the internal circuit.
本発明においては、入力クロックの変動などにより、第
１のＭＯＳ ｌ−ランジスタのソースと第２のＭＯＳ
）ランジスタのドレインを共通入力とするインバータ
の出力クロックのデユーティが平衡状態よシ増加した場
合には、第２のＭＯＳトランジスタのゲート電位Ｖｄは
デユーデイの増加に応じて下降するのでレベルシフト電
圧Ｖａ−Ｖｅ４減少する。この結果、ソースフォロワの
出力電位は平衡状態よシ上昇するので、上記インバータ
の出力のクロツクデエーテイが減少し、平衡状態に復帰
するように帰還が働く。In the present invention, due to fluctuations in the input clock, the source of the first MOS l-transistor and the source of the second MOS
) When the duty of the output clock of the inverter whose common input is the drain of the transistor increases from the equilibrium state, the gate potential Vd of the second MOS transistor decreases in accordance with the increase in duty, so that the level shift voltage Va- Ve4 decreases. As a result, the output potential of the source follower rises above the equilibrium state, so that the clock frequency of the output of the inverter decreases, and feedback works to return to the equilibrium state.
逆に上記インバータの出力クロックのデユーティが平衡
状態より減少した場合には、上記第２のＭＯＳ ）ラン
ジスタのゲート電位Ｖｄはデユーティの減少に応じて上
昇するので、レベルシフ）電圧Ｖａ−Ｗｅが増加する。Conversely, when the duty of the output clock of the inverter decreases from the equilibrium state, the gate potential Vd of the second MOS transistor increases in accordance with the decrease in duty, so that the level shift voltage Va-We increases. .
この結果、ソースフォロワの出力電位は平衡状態より下
降するので、上記インバータの出力のクロツクデエーテ
イが増加し、平衡状態に復帰するように帰還が働く。As a result, the output potential of the source follower falls below the equilibrium state, so that the clock duty of the output of the inverter increases, and feedback acts to restore the equilibrium state.
以下、図面に基づさ本発明の実施例を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第１図は本発明によるクロックデユーティ補正回路の一
実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a clock duty correction circuit according to the present invention.
図において、１は入力のクロックが印加される入力端子
、２はこの入力端子１からの入力のクロツクをゲート入
力としドレインを正電源ＶＤＤに接続するＮｆｉＭＯＳ
）ランジスタ、３はこのＮ型ＭＯＳ ）ランジスタ２
のソースにドレインを接続しソースを負電源ＶＨに接続
するＮ型ＭＯＳ ）ランジスタ、４はＮ型ＭＯＳ ト
ランジスタ２のソースとＮｆｉＭＯＳ）ランジスタ３の
ドレインを共通入力とするインバータ、５はこのインバ
ータ４の出力を入力とするインバータ、６はこのインバ
ータ５の出力を入力とするローパスフィルタである。（
−して、このローパスフィルタ６の出力をＮ型ＭＯＳ
）ランジスタ３のゲートに接続し、インバータ４の出力
を内部回路７のクロック信号として供給するように構成
されている。In the figure, 1 is an input terminal to which an input clock is applied, and 2 is an NfiMOS whose gate inputs the input clock from input terminal 1 and whose drain is connected to the positive power supply VDD.
) transistor, 3 is this N type MOS ) transistor 2
4 is an N-type MOS transistor whose drain is connected to the source of the transistor 2 and the drain is connected to the negative power supply VH. An inverter 6 receives the output of the inverter 5 as an input, and a low-pass filter 6 receives the output of the inverter 5 as an input. (
-, and the output of this low-pass filter 6 is converted into an N-type MOS
) is connected to the gate of the transistor 3 and is configured to supply the output of the inverter 4 as a clock signal to the internal circuit 7.
第２図は第１図の動作説明に供する各部の動作波形を示
す説明図で、（ａ）は入力端子１に印加されクロックの
波形を示したものであり、ｏ３）はインバータ４０出力
すの波形、第２図（ａ）における（ｅ）は６点の波形、
すなわち、Ｎ凰ＭＯＳ）ランジスタ２およびＮ型ＭＯＳ
）ランジスタ３のソースフォロワの出力波形を示した
ものである。そして、ｖａおよびＶｅはａ点および６点
の電圧を示し、Ｖｔｈはインバータ４のスレッショルド
電圧を示す。FIG. 2 is an explanatory diagram showing the operating waveforms of each part to explain the operation of FIG. Waveform, (e) in Figure 2 (a) is the waveform of 6 points,
That is, N-type MOS) transistor 2 and N-type MOS
) shows the output waveform of the source follower of transistor 3. Further, va and Ve indicate the voltages at points a and 6, and Vth indicates the threshold voltage of the inverter 4.
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to FIG. 2.
まず、入力クロックとして第２図（ａ）に示すような波
形（＆）の信号が入力されるとする。第２図（ａ）の波
形（ｅ）はＮ型ＭＯＳ トランジスタ２およびＮ型ＭＯ
Ｓトランジスタ３のソースフオロアの出力であるから、
基本的に波形（ａ）をＶＳＳ方向にレベルシフトした波
形となる。この場合のレベルシフト電圧Ｖａ−ＶｅはＮ
型ＭＯＳ ）ランジスタ２のゲート・ソース間電圧■ｇ
８によシ決定される。そして、Ｎ型ＭＯＳ）ランジスタ
２．３にＭＯＳ）ランジスタの電流式を適用すると、
ただし、Ｉｄ、：Ｎ型ＭＯＳ）ランジスタ２，３のドレ
イン・ソース間電流
Ｗｌ ＊ Ｌｌ ： Ｎ型ＭＯＳ）ランジスタ２のゲー
ト幅／ゲート長
踊、Ｌｌ ： Ｎ型ＭＯＳ トランジスタ３のゲート幅
／ゲート長
■ｇ８１：Ｎ型ＭＯＳトラ７ジスタ２のゲートーソース
間電圧（Ｖｇ３ｉ
＝Ｖａ−Ｖｅ）
Ｖ、１：Ｎ型ＭＯＳ ）ランジスタ３のゲート電位
ＶＴＮＩ ｔ ＶＴＮ２ ： ＮｆｉＭＯＳ） −ｙ
ンシスＩｔ ２ 。First, it is assumed that a signal having a waveform (&) as shown in FIG. 2(a) is input as an input clock. Waveform (e) in Figure 2 (a) is for N-type MOS transistor 2 and N-type MO
Since it is the output of the source follower of S transistor 3,
Basically, the waveform is obtained by level-shifting the waveform (a) in the VSS direction. In this case, the level shift voltage Va-Ve is N
Type MOS) Gate-source voltage of transistor 2 g
8. Then, if we apply the current equation of MOS) transistor to N-type MOS) transistor 2.3, then, Id, :Drain-source current Wl of N-type MOS) transistor 2 and 3 *Ll: N-type MOS) transistor 2 Gate width/gate length, Ll: Gate width/gate length of N-type MOS transistor 3 g81: Gate-source voltage of N-type MOS transistor 7 transistor 2 (Vg3i = Va-Ve) V, 1: N-type MOS) Gate potential of transistor 3 VTNI t VTN2: NfiMOS) -y
System It 2.
３のスレッショルド電圧
で表わされる。この（１） 、 （２）式よシ・・・・
・・ （３）
となシ、この（３）式よシレベルシフト電圧Ｖａ−Ｗｅ
はトランジスタサイズＷ！／’Ｌ、 、 Ｗ２／、
およびＮ型ＭＯＳ トランジスタ２，３のスレッショル
ド電圧■ＴＮＩ ＊ ＶＴＮ２が一定の条件において、
ｄ点の電圧、すなわち、Ｎ型ＭＯＳ トランジスタ３の
ゲート電位Ｖｄに比例することがわかる。It is expressed by a threshold voltage of 3. These formulas (1) and (2)...
... (3) According to this equation (3), the level shift voltage Va-We
is the transistor size W! /'L, , W2/,
and the threshold voltage of N-type MOS transistors 2 and 3 ■TNI * Under the condition that VTN2 is constant,
It can be seen that the voltage at point d is proportional to the gate potential Vd of the N-type MOS transistor 3.
つぎに、入力クロックはレベルシフトされた後、インバ
ータ４に入力される。そして、このインバータ４のスレ
ッショルド電圧ＶＴＨの変動は、トランジスタサイズを
最適に設計することによシ、上述したレベルシフト電圧
Ｖａ−Ｖｅに比較して十分小さいので、インバータ４の
出力ｂＫ得られるクロックのデユーティはレベルシフＩ
”ｉｌｉ圧Ｖ ａ −Ｖｅに応じて変動する。Next, the input clock is level-shifted and then input to the inverter 4. By optimally designing the transistor size, the variation in the threshold voltage VTH of the inverter 4 is sufficiently small compared to the above-mentioned level shift voltage Va-Ve, so that the clock obtained from the output bK of the inverter 4 Duty is level shift I
``It varies depending on the ili pressure Va-Ve.
そして、インバータ４の出力すに得られる波形の積分値
をインバータ５およびローパスフィルタ６によシ求め、
Ｎ型ＭＯＳ トランジスタ３のゲートに帰還することに
より、上述したレベルシフト電圧を制御すると、インバ
ータ４の出力のクロックデユーティは一定に保たれる。Then, the integral value of the waveform obtained from the output of the inverter 4 is determined by the inverter 5 and the low-pass filter 6,
When the above-mentioned level shift voltage is controlled by feeding back to the gate of the N-type MOS transistor 3, the clock duty of the output of the inverter 4 is kept constant.
なお、Ｃはインバータ５の出力である。Note that C is the output of the inverter 5.
すなわち、入力クロックの変動などの要因により、イン
バータ４の出力クロックのデユーティが平衡状態より増
加した場合にはＮ型ＭＯＳ トランジスタ３のゲート
電位Ｖｄはデユーティの増加に応じて下降するので、レ
ベルシフト電圧Ｖａ−ｖｅも減少する。この結果、ソー
スフォロアの出力電位は平衡状態より上昇するので、イ
ンバータ４の出力のクロックデユーティが減少し、平衡
状態に復帰するように帰還が働く。That is, when the duty of the output clock of the inverter 4 increases from the equilibrium state due to factors such as fluctuations in the input clock, the gate potential Vd of the N-type MOS transistor 3 decreases in accordance with the increase in duty, so that the level shift voltage Va-ve also decreases. As a result, the output potential of the source follower rises above the equilibrium state, so that the clock duty of the output of the inverter 4 decreases, and feedback works to return to the equilibrium state.
逆に、インバータ４の出力クロックのデユーティが平衡
状態より減少した場合には、Ｎ型ＭＯＳトランジスタ３
のゲート電位ｖｄはデユーティの減少に応じて上昇する
ので、レベルシフ）１１圧Ｖａ−Ｗｅが増加する。この
結果、ソースフォロワの出力電位は平衡状態よシ下降す
るので、インバータ４の出力のクロックデユーティが増
加し、平衡状態に復帰するように帰還が働く。Conversely, when the duty of the output clock of the inverter 4 decreases from the equilibrium state, the N-type MOS transistor 3
Since the gate potential vd of increases as the duty decreases, the level shift)11 voltage Va-We increases. As a result, the output potential of the source follower falls below the equilibrium state, so the clock duty of the output of the inverter 4 increases, and feedback works to return to the equilibrium state.
そして、本発明は、入力クロック々どの変動にかかわら
ず、内部回路７に一定のデユーティを有するクロックを
供給することができる。Further, the present invention can supply a clock having a constant duty to the internal circuit 7 regardless of any fluctuations in the input clock.
第３図は本発明の他の実施例を示す回路図である。FIG. 3 is a circuit diagram showing another embodiment of the present invention.
この第３図において第１図と同一符号のものは相当部分
を示し、８は入力のクロックをゲート入力としドレイン
を負電源Ｖ８ＳＫ接続するＰｆｉＭＯＳ）ランジスタ、
９はこのＰ型ＭＯＳ）ランジスタ８のソースにドレイン
を接続しソースを正電源ｖＤＤに接続するＰ型ＭＯＳト
ランジスタ、１０はＰ型ＭＯＳ）ランジスタ８のソース
とＰ型ＭＯＳ）ランジスタ９のドレインを共通入力とす
るインバータ、１１はこのインバータ１０の出力を入力
とするインバータ、１２はこのインバータ１１の出力を
入力とするローパスフィルタである。そして、このロー
パスフィルタ１２の出力をＰ型ＭＯＳトランジスタ９の
ゲートに接続し、インバータ１０の出力を内部回路７の
クロック信号と１−て供給するように＃Ｉ成されている
。In FIG. 3, the same symbols as in FIG. 1 indicate corresponding parts, and 8 is a PfiMOS transistor whose gate inputs the input clock and whose drain is connected to the negative power supply V8SK;
9 is a P-type MOS transistor whose drain is connected to the source of this P-type MOS transistor 8 and the source is connected to the positive power supply vDD, and 10 is a P-type MOS transistor whose source is common to the source of P-type MOS transistor 8 and the drain of P-type MOS transistor 9. 11 is an inverter that receives the output of the inverter 10 as an input; 12 is a low-pass filter that receives the output of the inverter 11 as an input. The output of the low-pass filter 12 is connected to the gate of the P-type MOS transistor 9, and the output of the inverter 10 is connected to the clock signal of the internal circuit 7 so as to be supplied as 1-.
この第３図が第１図と異なる点は、第１図においてＮ型
ＭＯＳ）ランジスタで構成されたソースフォロワを、Ｐ
型ＭＯＳ）ランジスタで構成されたソースフォロワに置
き換えたものモ、その動作番（ついては第４図と同様で
あるので、説明は省略する。The difference between FIG. 3 and FIG. 1 is that in FIG.
The operation number of the source follower configured with a type MOS transistor is the same as that shown in FIG. 4, so a description thereof will be omitted.
以上説明したように、本発明によれば、入力クロックな
どの変動にかかわらず、内部回路に一定のデユーティを
有するクロックを供給することができるという効果があ
る。As described above, according to the present invention, there is an effect that a clock having a constant duty can be supplied to an internal circuit regardless of fluctuations in the input clock or the like.
第１図は本発明によるクロックデユーティ補正回路の一
実施例を示す回路図、第２図は第１図の動作説明に供す
る各部の動作波形を示す説明図、第３図は本発明の他の
実施例を示す回路図、第４図は従来の入力バッファ回路
の一例を示す構成図、第５図社第４図の入出力波形の説
明図である。
２．３・・・・Ｎ型ＭＯＳ）ランジスタ、４゜５・・・
−インバータ、６・・・・ロー ハスフィルタ、Ｔφ・
・・内部回路、８，９・・・・Ｐ型ＭＯＳ）ランジスタ
、１０．１１・・・・インバーｐ、１２・・・・ローパ
スフィルタ。
特許出願人 日本電気株式会社FIG. 1 is a circuit diagram showing an embodiment of the clock duty correction circuit according to the present invention, FIG. 2 is an explanatory diagram showing operation waveforms of each part to explain the operation of FIG. 1, and FIG. 3 is a circuit diagram showing an embodiment of the clock duty correction circuit according to the present invention. FIG. 4 is a configuration diagram showing an example of a conventional input buffer circuit, and FIG. 5 is an explanatory diagram of input/output waveforms in FIG. 4. 2.3...N type MOS) transistor, 4゜5...
-Inverter, 6...Lohas filter, Tφ・
...Internal circuit, 8, 9...P type MOS) transistor, 10.11...Invert p, 12...Low pass filter. Patent applicant: NEC Corporation
Claims (2)
の電源に接続する第１のＮ型ＭＯＳトランジスタと、こ
の第１のＮ型ＭＯＳトランジスタのソースにドレインを
接続しソースを第２の電源に接続する第２のＮ型ＭＯＳ
トランジスタと、前記第１のＮ型ＭＯＳトランジスタの
ソースと前記第２のＮ型ＭＯＳトランジスタのドレイン
を共通入力とする第１のインバータと、この第１のイン
バータの出力を入力とする第２のインバータと、この第
２のインバータの出力を入力とするローパスフィルタと
を備え、このローパスフィルタの出力を前記第２のＮ型
ＭＯＳトランジスタのゲートに接続し、前記第１のイン
バータの出力を内部回路のクロック信号として供給する
ようにしたことを特徴とするクロックデューティ補正回
路。(1) The input clock is the gate input, and the drain is the first
a first N-type MOS transistor connected to a power supply; and a second N-type MOS transistor whose drain is connected to the source of the first N-type MOS transistor and whose source is connected to a second power supply.
a first inverter whose common inputs are the source of the first N-type MOS transistor and the drain of the second N-type MOS transistor; and a second inverter whose input is the output of the first inverter. and a low-pass filter that receives the output of the second inverter as an input, the output of the low-pass filter is connected to the gate of the second N-type MOS transistor, and the output of the first inverter is connected to the internal circuit. A clock duty correction circuit characterized in that the clock duty correction circuit is supplied as a clock signal.
の電源に接続する第１のＰ型ＭＯＳトランジスタと、こ
の第１のＰ型ＭＯＳトランジスタのソースにドレインを
接続しソースを第１の電源に接続する第２のＰ型ＭＯＳ
トランジスタと、前記第１のＰ型ＭＯＳトランジスタの
ソースと前記第２のＰ型ＭＯＳトランジスタのドレイン
を共通入力とする第１のインバータと、この第１のイン
バータの出力を入力とする第２のインバータと、この第
２のインバータの出力を入力とするローパスフィルタと
を備え、このローパスフィルタの出力を前記第２のＰ型
ＭＯＳトランジスタのゲートに接続し、前記第１のイン
バータの出力を内部回路のクロック信号として供給する
ようにしたことを特徴とするクロックデューティ補正回
路。(2) The input clock is the gate input and the drain is the second
a first P-type MOS transistor connected to a power source; and a second P-type MOS transistor whose drain is connected to the source of the first P-type MOS transistor and whose source is connected to the first power source.
a first inverter whose common inputs are the source of the first P-type MOS transistor and the drain of the second P-type MOS transistor; and a second inverter whose input is the output of the first inverter. and a low-pass filter that receives the output of the second inverter as an input, the output of the low-pass filter is connected to the gate of the second P-type MOS transistor, and the output of the first inverter is connected to the internal circuit. A clock duty correction circuit characterized in that the clock duty correction circuit is supplied as a clock signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25350487A JPH0197010A (en) | 1987-10-09 | 1987-10-09 | Clock duty correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25350487A JPH0197010A (en) | 1987-10-09 | 1987-10-09 | Clock duty correction circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0197010A true JPH0197010A (en) | 1989-04-14 |
Family
ID=17252298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25350487A Pending JPH0197010A (en) | 1987-10-09 | 1987-10-09 | Clock duty correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0197010A (en) |
Cited By (3)
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|---|---|---|---|---|
| JPH0715299A (en) * | 1993-06-24 | 1995-01-17 | Nec Corp | Clock circuit |
| JP2013157660A (en) * | 2012-01-26 | 2013-08-15 | Fujitsu Ltd | Communication device |
| TWI707895B (en) * | 2016-10-03 | 2020-10-21 | 日商迪愛生股份有限公司 | Manufacturing method of semi-interpenetrating polymer network (semi-IPN) composite |
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1987
- 1987-10-09 JP JP25350487A patent/JPH0197010A/en active Pending
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| TWI707895B (en) * | 2016-10-03 | 2020-10-21 | 日商迪愛生股份有限公司 | Manufacturing method of semi-interpenetrating polymer network (semi-IPN) composite |
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