JPH0197014A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0197014A JPH0197014A JP62254993A JP25499387A JPH0197014A JP H0197014 A JPH0197014 A JP H0197014A JP 62254993 A JP62254993 A JP 62254993A JP 25499387 A JP25499387 A JP 25499387A JP H0197014 A JPH0197014 A JP H0197014A
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- level
- input
- gate
- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体集積回路に関し、特に多ビット出力の
メモリのように電源ノイズの発生し易い半導体集積回路
における入力回路部の構成技術に係わる。
メモリのように電源ノイズの発生し易い半導体集積回路
における入力回路部の構成技術に係わる。
（従来の技術）
半導体集積回路の入力信号レベルには、ＴＴＬレベルと
ＣＭＯＳレベルがあり、一般にその低レベル人力ＶＩＬ
および高レベル人力ＶＩＨは以下の様に定義されている
。
ＣＭＯＳレベルがあり、一般にその低レベル人力ＶＩＬ
および高レベル人力ＶＩＨは以下の様に定義されている
。
二こで、ＶＤＤは電源電圧であり、例えばＶｏｏ＝５Ｖ
とすると、ＣＭＯＳレベルのｖｌＬは１．５ＶＳｖ、、
は３．５Ｖとなル。ツマリ、ＴＴＬレベルでは０．８
ｖ以下の入力電圧の際に論理“０”、２．ＯＶ以上の入
力電圧の際に論理“１”と判定されるのに対し、ＣＭＯ
Ｓレベルでは論理“０“が判定されるのは入力電圧が１
．５Ｖ以下の時であり、また論理“１”が判定されるの
は入力電圧が３．５Ｖ以上の時となる。
とすると、ＣＭＯＳレベルのｖｌＬは１．５ＶＳｖ、、
は３．５Ｖとなル。ツマリ、ＴＴＬレベルでは０．８
ｖ以下の入力電圧の際に論理“０”、２．ＯＶ以上の入
力電圧の際に論理“１”と判定されるのに対し、ＣＭＯ
Ｓレベルでは論理“０“が判定されるのは入力電圧が１
．５Ｖ以下の時であり、また論理“１”が判定されるの
は入力電圧が３．５Ｖ以上の時となる。
従って、ＴＴＬレベルはＣＭＯＳレベルよりもノイズマ
ージンが小さい。ＣＭＯ８構成の半導体集積回路にあっ
ては、内部での信号伝達は全てＣＭＯＳレベルで行われ
るが、外部ｂ１ら供給される入力信号は必ずしもＣＭＯ
Ｓレベルではなく、むしろＴＴＬレベルの場合が多い。
ージンが小さい。ＣＭＯ８構成の半導体集積回路にあっ
ては、内部での信号伝達は全てＣＭＯＳレベルで行われ
るが、外部ｂ１ら供給される入力信号は必ずしもＣＭＯ
Ｓレベルではなく、むしろＴＴＬレベルの場合が多い。
このため、外部からの入力信号を受ける入力回路は、Ｔ
ＴＬレベルによって正常に論理“Ｑ ＩＩ、論理“１″
を判定できるように回路しきい値が低く設定されている
。このため、半導体集積回路内で電源ノイズが発生した
際には、その入力回路部での誤動作が問題となる。
ＴＬレベルによって正常に論理“Ｑ ＩＩ、論理“１″
を判定できるように回路しきい値が低く設定されている
。このため、半導体集積回路内で電源ノイズが発生した
際には、その入力回路部での誤動作が問題となる。
以下、第１０図および第１１図を参照して入力回路部の
誤動作について説明する。
誤動作について説明する。
第１０図（Ａ）は外部信号としてチップイネーブル信号
が供給される同期式のメモリである。このメモリは、チ
ップイネーブル信号ＣＥが入ってからｔａｃｓ（アクセ
スタイム）経過後にデータ（ＤＯ〜Ｄａ）を出力するが
、この時には出力バッファを介して負荷の充放電電流が
電源ラインｖＤＤおよびＶＳＳを流れる。
が供給される同期式のメモリである。このメモリは、チ
ップイネーブル信号ＣＥが入ってからｔａｃｓ（アクセ
スタイム）経過後にデータ（ＤＯ〜Ｄａ）を出力するが
、この時には出力バッファを介して負荷の充放電電流が
電源ラインｖＤＤおよびＶＳＳを流れる。
例えば、全ての出力が“Ｌ″ルベル出力しようとすると
、かなり大きな電流が瞬時にＶＳＳラインを流れること
になる。ところが、第１０図（Ｂ）に示すように、ＶＳ
ＳラインＬ１にはＩＣの内外に寄生抵抗、寄生インダク
タンスが存在するため、第１１図にｖＡに示すような電
源ノイズがＣＥの入力回路（ここではインバータ’）
１００のＶＳＳ側に発生する。このため、外部からＩＣ
に加えられる入力レベルはｖｌＬを満足しているものの
入力回路１００から見た入力信号レベルＶｌｎは、上記
電源ノイズが重畳して入力回路しきい値を越え、あたか
もＣＥがリセットされたかのように内部に信号を伝搬す
る。このため、−旦は正しくデータ出力しかけた各出力
バッファはリセット（通常ハイインピーダンス状態）さ
れ、再び新たにτ百が入力されたかのように動作を再開
する。ところが、この時には第１１図に示されているよ
うに、アドレスＡＯ〜Ａｋが既に更新しているため、本
来のアドレスのデータを出力できなかったり、あるいは
ＣＥがリセットしている期間が短いために充分内部を初
期設定できずに誤動作したり、あるいはアクセスタイム
が通常の２倍以上を要して゛ 規格を満足できない等の
誤動作を招く。つまり、回路動作の状態によりＩＣ内部
で瞬時発生した大きな電源電流のため、ＴＴＬ入力つま
りノイズマージンのない外部入力信号に電源ノイズが重
畳して誤動作する問題があった。
、かなり大きな電流が瞬時にＶＳＳラインを流れること
になる。ところが、第１０図（Ｂ）に示すように、ＶＳ
ＳラインＬ１にはＩＣの内外に寄生抵抗、寄生インダク
タンスが存在するため、第１１図にｖＡに示すような電
源ノイズがＣＥの入力回路（ここではインバータ’）
１００のＶＳＳ側に発生する。このため、外部からＩＣ
に加えられる入力レベルはｖｌＬを満足しているものの
入力回路１００から見た入力信号レベルＶｌｎは、上記
電源ノイズが重畳して入力回路しきい値を越え、あたか
もＣＥがリセットされたかのように内部に信号を伝搬す
る。このため、−旦は正しくデータ出力しかけた各出力
バッファはリセット（通常ハイインピーダンス状態）さ
れ、再び新たにτ百が入力されたかのように動作を再開
する。ところが、この時には第１１図に示されているよ
うに、アドレスＡＯ〜Ａｋが既に更新しているため、本
来のアドレスのデータを出力できなかったり、あるいは
ＣＥがリセットしている期間が短いために充分内部を初
期設定できずに誤動作したり、あるいはアクセスタイム
が通常の２倍以上を要して゛ 規格を満足できない等の
誤動作を招く。つまり、回路動作の状態によりＩＣ内部
で瞬時発生した大きな電源電流のため、ＴＴＬ入力つま
りノイズマージンのない外部入力信号に電源ノイズが重
畳して誤動作する問題があった。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、従来では
電源ノイズの影響により入力回路において誤動作が生じ
た点を改善し、電源ノイズが発生しても入力回路が正常
に動作することのできる半導体集積回路を提供すること
を目的とする。
電源ノイズの影響により入力回路において誤動作が生じ
た点を改善し、電源ノイズが発生しても入力回路が正常
に動作することのできる半導体集積回路を提供すること
を目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明による半導体集積回路にあっては、外部から供
給される入力信号のレベルに応じた信号を出力する第１
の論理ゲートと、この第１のゲート回路よりも回路しき
い値電圧が高く設定され、一方の入力が前記第１のゲー
ト回路の出力に結合され、他方の入力には制御信号が導
かれ、この制御信号の発生期間中は前記第１のゲート回
路の出力に依存せずに所定レベルの信号を出力する第２
の論理ゲートと、この第２の論理ゲートからの出力信号
が供給される内部回路と、回路動作によって電源ノイズ
が発生されている期間中前記制御信号を発生する制御信
号発生手段とを具備したちのである。
給される入力信号のレベルに応じた信号を出力する第１
の論理ゲートと、この第１のゲート回路よりも回路しき
い値電圧が高く設定され、一方の入力が前記第１のゲー
ト回路の出力に結合され、他方の入力には制御信号が導
かれ、この制御信号の発生期間中は前記第１のゲート回
路の出力に依存せずに所定レベルの信号を出力する第２
の論理ゲートと、この第２の論理ゲートからの出力信号
が供給される内部回路と、回路動作によって電源ノイズ
が発生されている期間中前記制御信号を発生する制御信
号発生手段とを具備したちのである。
（作用）
前記構成の半導体集積回路にあっては、内部回路の動作
によって電源ノイズが発生しても、そのノイズ発生期間
中は制御信号が発生されているので、第２の論理ゲート
は第１の論理ゲートの出力に影響されずに所望レベルの
信号を出力することができる。したがって、電源ノイズ
が発生しても内部回路に誤った信号が伝達させることが
なくなり、信頼性の高い半導体集積回路が得られる。
によって電源ノイズが発生しても、そのノイズ発生期間
中は制御信号が発生されているので、第２の論理ゲート
は第１の論理ゲートの出力に影響されずに所望レベルの
信号を出力することができる。したがって、電源ノイズ
が発生しても内部回路に誤った信号が伝達させることが
なくなり、信頼性の高い半導体集積回路が得られる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。第１
図はこの発明の一実施例に係わる半導体集積回路を示す
もので、第２図にはそのタイミングチャートが示されて
いる。この半導体集積回路の入力回路は、外部入力信号
として例えばチップイネーブル信号ＣＥが供給される入
力端子ｌと、この入力端子ｌからの静電気や他の過大電
圧から初段の入力ゲートの酸化膜を保護するための保護
回路２と、この保護回路２からの出力信号を入力とする
回路しきい値がＴＴＬレベルに設定されたインバータ３
と、一方の入力にインバータ３の出力が供給され、他方
の入力に後述する制御信号ＣＨＤが供給され、ＣＭＯＳ
レベルの回路しきい値を有する２人力ＮＯＲゲート４に
て構成される。内部回路５は、そのＮＯＲゲート４の出
力信号ＣＥ’によって、活性化または不活性化される。
図はこの発明の一実施例に係わる半導体集積回路を示す
もので、第２図にはそのタイミングチャートが示されて
いる。この半導体集積回路の入力回路は、外部入力信号
として例えばチップイネーブル信号ＣＥが供給される入
力端子ｌと、この入力端子ｌからの静電気や他の過大電
圧から初段の入力ゲートの酸化膜を保護するための保護
回路２と、この保護回路２からの出力信号を入力とする
回路しきい値がＴＴＬレベルに設定されたインバータ３
と、一方の入力にインバータ３の出力が供給され、他方
の入力に後述する制御信号ＣＨＤが供給され、ＣＭＯＳ
レベルの回路しきい値を有する２人力ＮＯＲゲート４に
て構成される。内部回路５は、そのＮＯＲゲート４の出
力信号ＣＥ’によって、活性化または不活性化される。
このような構成において、チップイネーブル信号ＣＥが
立下がってから所定時間Ｔ ａｃｓ経過した後に、内部
回路５に設けられた出力バッファが全て“Ｌ”レベルを
出力した場合には、第２図に示すように大きな電流Ｉ
ＳＳが瞬時にＶＳＳラインに流れることになり、ｖｓｓ
ラインに寄生するＩＣ内部の寄生抵抗、寄生インダクタ
ンスのため、電源ノイズが発生する。この電源ノイズは
ＴＴＬレベルの回路しきい値を持つ前記インバータ３の
ＶｓＳラインにも発生するため、前記インバータ３の入
力レベルはＶＩＬレベルを満足していても、電源ノイズ
が重畳してその回路しきい値を越え、あたかも入力に“
Ｈ”レベルが入力されたかのようにインバータ３が動作
する。この結果、インバータ３の出力信号ＣＥは“Ｌ”
レベルとなる。ところが、予め内部回路５の出力バッフ
ァの出力がスイッチングするタイミングから所定期間“
Ｈ２レベルとなるように制御信号ＣＨＤの発生を制御す
れば、このＣＨＤ信号と前記ＣＥ倍信号を入力とするＣ
ＭＯＳレベルの回路しきい値を持つ２人力ＮＯＲゲート
４からの出力信号ＣＥ’をＣＥ倍信号は無関係に所望の
レベルすなわちＬ”レベルにすることができる。
立下がってから所定時間Ｔ ａｃｓ経過した後に、内部
回路５に設けられた出力バッファが全て“Ｌ”レベルを
出力した場合には、第２図に示すように大きな電流Ｉ
ＳＳが瞬時にＶＳＳラインに流れることになり、ｖｓｓ
ラインに寄生するＩＣ内部の寄生抵抗、寄生インダクタ
ンスのため、電源ノイズが発生する。この電源ノイズは
ＴＴＬレベルの回路しきい値を持つ前記インバータ３の
ＶｓＳラインにも発生するため、前記インバータ３の入
力レベルはＶＩＬレベルを満足していても、電源ノイズ
が重畳してその回路しきい値を越え、あたかも入力に“
Ｈ”レベルが入力されたかのようにインバータ３が動作
する。この結果、インバータ３の出力信号ＣＥは“Ｌ”
レベルとなる。ところが、予め内部回路５の出力バッフ
ァの出力がスイッチングするタイミングから所定期間“
Ｈ２レベルとなるように制御信号ＣＨＤの発生を制御す
れば、このＣＨＤ信号と前記ＣＥ倍信号を入力とするＣ
ＭＯＳレベルの回路しきい値を持つ２人力ＮＯＲゲート
４からの出力信号ＣＥ’をＣＥ倍信号は無関係に所望の
レベルすなわちＬ”レベルにすることができる。
第３図は第２の実施例を示す回路図であり、これは第１
図の回路を論理変換することによって得られるものであ
る。ここでは、外部入力端子を入力とするＴＴＬレベル
の回路しきい値を持つインバータ３の出力信号ＣＥをイ
ンバータ６の入力信号とし、そのインバータ６の出力信
号ＣＥを２人力ＮＯＲゲート４の一方の入力とし、この
ＮＡＮＤゲー７の他方の入力には内部回路５の出力バッ
ファの出力がスイッチングするタイミングから所定期間
“Ｌ″レベルなる制御信号ＣＨＤが供給される。このＮ
ＡＮＤゲート７はＣＭＯＳレベルの回路しきい値を有し
、その出力信号はＣＭＯＳレベルの回路しきい値を有す
るインバータ８を介してＣＥ’信号として内部回路５に
供給される。この回路においても、電源ノイズ発生期間
のみ制御信号ＣＨＤが“Ｌ”レベルとなるので、電源ノ
イズによる前記ＴＴＬレベル回路しきい値のインバータ
３の誤動作を内部回路に伝搬することを禁止することが
でき、所望レベルのＣＥ’信号を内部回路５に伝搬でき
る。
図の回路を論理変換することによって得られるものであ
る。ここでは、外部入力端子を入力とするＴＴＬレベル
の回路しきい値を持つインバータ３の出力信号ＣＥをイ
ンバータ６の入力信号とし、そのインバータ６の出力信
号ＣＥを２人力ＮＯＲゲート４の一方の入力とし、この
ＮＡＮＤゲー７の他方の入力には内部回路５の出力バッ
ファの出力がスイッチングするタイミングから所定期間
“Ｌ″レベルなる制御信号ＣＨＤが供給される。このＮ
ＡＮＤゲート７はＣＭＯＳレベルの回路しきい値を有し
、その出力信号はＣＭＯＳレベルの回路しきい値を有す
るインバータ８を介してＣＥ’信号として内部回路５に
供給される。この回路においても、電源ノイズ発生期間
のみ制御信号ＣＨＤが“Ｌ”レベルとなるので、電源ノ
イズによる前記ＴＴＬレベル回路しきい値のインバータ
３の誤動作を内部回路に伝搬することを禁止することが
でき、所望レベルのＣＥ’信号を内部回路５に伝搬でき
る。
第４図はこの発明の第３の実施例を示すもので、ここで
は、ＴＴＬレベルの回路しきい値を持つ入力回路と、こ
の入力回路の出力と制御信号ＣＨＤ’とを入力としＣＭ
ＯＳレベルの回路しきい値を有する２人力論理ゲートと
を１個の２人力論理ゲートすなわち２人力ＮＡＮＤゲー
ト７′として構成したものである。
は、ＴＴＬレベルの回路しきい値を持つ入力回路と、こ
の入力回路の出力と制御信号ＣＨＤ’とを入力としＣＭ
ＯＳレベルの回路しきい値を有する２人力論理ゲートと
を１個の２人力論理ゲートすなわち２人力ＮＡＮＤゲー
ト７′として構成したものである。
この２人力ＮＡＮＤゲート７′の具体的な回路構成を第
５図に示す。つまり、この２人カＮＡＮＤにあっては、
ＴＴＬレベルの外部人カ言号がゲートに入力されるＰチ
ャネルＭＯＳトランジスタＰｌおよびＮチャネルＭＯＳ
トランジスタＮ１のデイメンジョンをＮｌよりもＰｌが
小さくなるように設計すると共に、ＣＭＯＳレベルの制
御信号ＣＨＤがゲートに入力されるＰチャネルＭＯＳ）
ランジスタＰ２とＮチャネルＭＯＳ）ランジスタＮ２の
デイメンジョンはＣＭＯＳレベルの回路しきい値となる
ようにＰ２のデイメンジョンをＮ２より大きく設計され
ている。このような構成にすれば、ＣＭＯＳレベルの制
御信号ＣＨＤが“Ｌ”レベルの期間では、ＴＴＬレベル
の信号に関係なくその出力からは′Ｈ”レベルを出力す
ることができ、電源ノイズによる誤動作を少ない素子数
で防ぐことが可能となる。
５図に示す。つまり、この２人カＮＡＮＤにあっては、
ＴＴＬレベルの外部人カ言号がゲートに入力されるＰチ
ャネルＭＯＳトランジスタＰｌおよびＮチャネルＭＯＳ
トランジスタＮ１のデイメンジョンをＮｌよりもＰｌが
小さくなるように設計すると共に、ＣＭＯＳレベルの制
御信号ＣＨＤがゲートに入力されるＰチャネルＭＯＳ）
ランジスタＰ２とＮチャネルＭＯＳ）ランジスタＮ２の
デイメンジョンはＣＭＯＳレベルの回路しきい値となる
ようにＰ２のデイメンジョンをＮ２より大きく設計され
ている。このような構成にすれば、ＣＭＯＳレベルの制
御信号ＣＨＤが“Ｌ”レベルの期間では、ＴＴＬレベル
の信号に関係なくその出力からは′Ｈ”レベルを出力す
ることができ、電源ノイズによる誤動作を少ない素子数
で防ぐことが可能となる。
第６図は第１図に示した実施例１の回路に使用される制
御信号ＣＨＤを発生するための制御信号発生回路の具体
的な回路構成を示すもので、この制御信号発生回路は内
部回路５内に設けられた内部タイミング発生回路５０の
出力を利用して、制御信号ＣＨＤを発生する構成である
。
御信号ＣＨＤを発生するための制御信号発生回路の具体
的な回路構成を示すもので、この制御信号発生回路は内
部回路５内に設けられた内部タイミング発生回路５０の
出力を利用して、制御信号ＣＨＤを発生する構成である
。
内部タイミング発生回路５０はＮＯＲゲート４からの出
力信号ＣＥ’を受け、その信号を順次遅延させることに
より内部コントロール信号φ１〜φｎを発生させる。こ
れらのコントロール信号のうち、φｎ−１は４段のイン
バータＩｔ−１４の縦続接続を介して遅延されて出力バ
ッファ２００に出力イネーブル信号ＯＥとして供給され
る。
力信号ＣＥ’を受け、その信号を順次遅延させることに
より内部コントロール信号φ１〜φｎを発生させる。こ
れらのコントロール信号のうち、φｎ−１は４段のイン
バータＩｔ−１４の縦続接続を介して遅延されて出力バ
ッファ２００に出力イネーブル信号ＯＥとして供給され
る。
制御信号発生回路はインバータ１１とＡＮＤゲート１２
とにより構成され、そのＡＮＤゲート１２の一方の入力
にはコントロール信号φｎ−１が直接供給され、またそ
の他方の入力にはインバータ１１を介してコントロール
信号φｎが供給される。このコントロール信号φｎは信
号φｎ−１をさらに所定時間遅延させたものである。そ
して、ＡＮＤゲート１２の出力が制御信号ＣＨＤとして
ＮＯＲゲート４の一方の入力に供給される。
とにより構成され、そのＡＮＤゲート１２の一方の入力
にはコントロール信号φｎ−１が直接供給され、またそ
の他方の入力にはインバータ１１を介してコントロール
信号φｎが供給される。このコントロール信号φｎは信
号φｎ−１をさらに所定時間遅延させたものである。そ
して、ＡＮＤゲート１２の出力が制御信号ＣＨＤとして
ＮＯＲゲート４の一方の入力に供給される。
したがって、内部コントロール信号φｎ−１が発生され
てから４個のインバータ１１〜Ｉ４による遅延時間分だ
け経過した後に、出力イネーブル信号ＯＥが“Ｌルベル
からＨ”レベルに立上り、その時に出力バッファ２００
からデータが出力される。この時のデータ出力が“Ｌ”
で、出力端子が放電される際には、第７図のタイミング
チャートに示すように、ＶｆＥＢ電源ラインには電流Ｉ
ｓｓが流れることになり、ＩＣ内部の寄生抵抗、寄生イ
ンダクタンスにより電源ノイズが発生する。
てから４個のインバータ１１〜Ｉ４による遅延時間分だ
け経過した後に、出力イネーブル信号ＯＥが“Ｌルベル
からＨ”レベルに立上り、その時に出力バッファ２００
からデータが出力される。この時のデータ出力が“Ｌ”
で、出力端子が放電される際には、第７図のタイミング
チャートに示すように、ＶｆＥＢ電源ラインには電流Ｉ
ｓｓが流れることになり、ＩＣ内部の寄生抵抗、寄生イ
ンダクタンスにより電源ノイズが発生する。
一方、制御信号発生回路のＡＮＤゲ＝ト１２からは、コ
ントロール信号φｎ−１が“Ｌ２から“Ｈ”レベルに立
上がった時点からφｎが“Ｈ”レベルになるまでの期間
″Ｈ”レベルの制御信号ＣＨＤが出力される。このため
、制御信号ＣＨＤ信号は出力バッファ２００の出力がス
イッチングするタイミングの前後にマージンをもったあ
る一定の時間だけ“Ｈ”レベルとなるので、ＶＳＳ電源
ラインにノイズが発生する期間では信号ＣＥ’はインバ
ータ３の出力信号に関係なく “Ｌ”レベルとなり、誤
った信号が内部回路５に伝達させるのを防ぐことができ
る。
ントロール信号φｎ−１が“Ｌ２から“Ｈ”レベルに立
上がった時点からφｎが“Ｈ”レベルになるまでの期間
″Ｈ”レベルの制御信号ＣＨＤが出力される。このため
、制御信号ＣＨＤ信号は出力バッファ２００の出力がス
イッチングするタイミングの前後にマージンをもったあ
る一定の時間だけ“Ｈ”レベルとなるので、ＶＳＳ電源
ラインにノイズが発生する期間では信号ＣＥ’はインバ
ータ３の出力信号に関係なく “Ｌ”レベルとなり、誤
った信号が内部回路５に伝達させるのを防ぐことができ
る。
第８図は制御信号発生回路の他の構成例を示すもので、
ここでは出力バッファの出力が切替わる場合だけでなく
、例えばワード線等の大きな出力負荷を充放電する際に
も電源ノイズが発生することを考慮して、２回以上のタ
イミングで制御信号ＣＨＤを発生させるようにしている
。
ここでは出力バッファの出力が切替わる場合だけでなく
、例えばワード線等の大きな出力負荷を充放電する際に
も電源ノイズが発生することを考慮して、２回以上のタ
イミングで制御信号ＣＨＤを発生させるようにしている
。
すなわち、この半導体集積回路では、内部タイミング発
生回路５０から順次遅延されて発生されるコントロール
信号φノー１１φ■−１、φｎ−１をさらに４段のイン
バータＩｆ−１４，１５〜１８、■９〜１１２によって
それぞれ一定時間遅延させた信号ＯＥＩ 、ＯＨ２、Ｏ
ＥＩによってバッファ２００ 、２００ ’ 、 ２０
０ ’がそれぞれ活性化状態となる。つまり、信号ＯＥ
Ｉ 、ＯＨ２、ＯＨ２の３つの出力イネーブル信号の立
上りに同期してバッファ２００ 、２００ ’ 、 ２
０Ｇ ’がそれぞれ活性化状態となり、その時に電源ノ
イズが発生する。よって、電源ノイズが発生するそれぞ
れのタイミングの前後にマージンを持っである一定時間
だけ“Ｈ２レベルとなるような制御信号ＣＥＤ１．ＣＥ
Ｄ２゜ＣＥＤＩを第６図と同様にして発生させ、それら
の信号を入力とする３人力ＮＯＲゲートの出力を制御信
号ＣＨＤとすることにより、電源ノイズの発生毎に制御
信号ＣＥＤを発生せることができる。
生回路５０から順次遅延されて発生されるコントロール
信号φノー１１φ■−１、φｎ−１をさらに４段のイン
バータＩｆ−１４，１５〜１８、■９〜１１２によって
それぞれ一定時間遅延させた信号ＯＥＩ 、ＯＨ２、Ｏ
ＥＩによってバッファ２００ 、２００ ’ 、 ２０
０ ’がそれぞれ活性化状態となる。つまり、信号ＯＥ
Ｉ 、ＯＨ２、ＯＨ２の３つの出力イネーブル信号の立
上りに同期してバッファ２００ 、２００ ’ 、 ２
０Ｇ ’がそれぞれ活性化状態となり、その時に電源ノ
イズが発生する。よって、電源ノイズが発生するそれぞ
れのタイミングの前後にマージンを持っである一定時間
だけ“Ｈ２レベルとなるような制御信号ＣＥＤ１．ＣＥ
Ｄ２゜ＣＥＤＩを第６図と同様にして発生させ、それら
の信号を入力とする３人力ＮＯＲゲートの出力を制御信
号ＣＨＤとすることにより、電源ノイズの発生毎に制御
信号ＣＥＤを発生せることができる。
［発明の効果〕
以上のようにこの発明によれば、内部回路動作によって
電源ノイズが発生しても入力回路が誤動作することがな
くなり、信頼性の高い半導体集積回路が得られる。
電源ノイズが発生しても入力回路が誤動作することがな
くなり、信頼性の高い半導体集積回路が得られる。
第１図はこの発明の第１の実施例に係る半導体集積回路
を示す回路図、第２図は第１図の半導体集積回路の動作
を説明するタイミングチャート、第３図はこの発明の第
２の実施例を示す回路図、第４図および第５図はこの発
明の第３の実施例を示す図、第６図および第７図は第１
図の半導体集積回路に用いられる制御信号発生回路の具
体的な構成の一例を示す回路図およびタイミングチャー
ト、第８図および第９図は制御信号発生回路の他の構成
例を示す回路図およびタイミングチャート、第１０図お
よび第１１図、は従来の半導体集積回路を示す回路図お
よびタイミングチャートである。 ■・・・入力端子、２・・・入力保護回路、３・・・イ
ンバータ、４・・・ＮＯＲゲート、５・・・内部回路、
５０・・・内部タイミング発生回路。 出願人代理人 弁理士 鈴江武彦
を示す回路図、第２図は第１図の半導体集積回路の動作
を説明するタイミングチャート、第３図はこの発明の第
２の実施例を示す回路図、第４図および第５図はこの発
明の第３の実施例を示す図、第６図および第７図は第１
図の半導体集積回路に用いられる制御信号発生回路の具
体的な構成の一例を示す回路図およびタイミングチャー
ト、第８図および第９図は制御信号発生回路の他の構成
例を示す回路図およびタイミングチャート、第１０図お
よび第１１図、は従来の半導体集積回路を示す回路図お
よびタイミングチャートである。 ■・・・入力端子、２・・・入力保護回路、３・・・イ
ンバータ、４・・・ＮＯＲゲート、５・・・内部回路、
５０・・・内部タイミング発生回路。 出願人代理人 弁理士 鈴江武彦
Claims (3)
- （１）外部から供給される入力信号のレベルに応じた信
号を出力する第１の論理ゲートと、 この第１のゲート回路よりも回路しきい値 電圧が高く設定され、一方の入力が前記第１のゲート回
路の出力に結合され、他方の入力には制御信号が導かれ
、この制御信号の発生期間中は前記第１のゲート回路の
出力に依存せずに所定レベルの信号を出力する第２の論
理ゲートと、 この第２の論理ゲートからの出力信号が供 給される内部回路と、 回路動作によって電源ノイズが発生されて いる期間中前記制御信号を発生する制御信号発生手段と
を具備することを特徴とする半導体集積回路。 - （２）前記制御信号発生手段は、前記内部回路に設けら
れた出力バッファの出力信号レベが変化する際に所定期
間前記制御信号を発生することを特徴とする特許請求の
範囲第１項記載の半導体集積回路。 - （３）前記第１のゲート回路は回路しきい値電圧がＴＴ
Ｌレベルになるように構成され、前記第２のゲート回路
は回路しきい値電圧がＣＭＯＳレベルになるように構成
されていることを特徴とする特許請求の範囲第１項記載
の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254993A JPH0197014A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路 |
| US07/253,658 US4896056A (en) | 1987-10-09 | 1988-10-05 | Semiconductor IC including circuit for preventing erroneous operation caused by power source noise |
| DE8888116658T DE3871894T2 (de) | 1987-10-09 | 1988-10-07 | Halbleiter-ic mit einer schaltung zur vermeidung fehlerhafter arbeitsweise, verursacht durch speisespannungsstroerungen. |
| EP88116658A EP0311102B1 (en) | 1987-10-09 | 1988-10-07 | Semiconductor ic including circuit for preventing erroneous operation caused by power source noise |
| KR1019880013141A KR910006478B1 (ko) | 1987-10-09 | 1988-10-08 | 반도체집적회로 |
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|---|---|---|---|
| JP62254993A JPH0197014A (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| EP (1) | EP0311102B1 (ja) |
| JP (1) | JPH0197014A (ja) |
| KR (1) | KR910006478B1 (ja) |
| DE (1) | DE3871894T2 (ja) |
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| US5802906A (en) * | 1995-05-11 | 1998-09-08 | Finn-Power Italia Srl | Machine used for folding, profiling and cutting metal sheets |
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- 1988-10-08 KR KR1019880013141A patent/KR910006478B1/ko not_active Expired
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| EP0311102A2 (en) | 1989-04-12 |
| DE3871894D1 (de) | 1992-07-16 |
| US4896056A (en) | 1990-01-23 |
| DE3871894T2 (de) | 1992-12-10 |
| KR910006478B1 (ko) | 1991-08-26 |
| EP0311102A3 (en) | 1989-09-27 |
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