JPH0197032A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH0197032A JPH0197032A JP62254996A JP25499687A JPH0197032A JP H0197032 A JPH0197032 A JP H0197032A JP 62254996 A JP62254996 A JP 62254996A JP 25499687 A JP25499687 A JP 25499687A JP H0197032 A JPH0197032 A JP H0197032A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- identification signal
- serial
- frame identification
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ディジタル通信において受信側で使用され
るフレーム同期回路に関する。
るフレーム同期回路に関する。
（従来の技術）
一般にディジタル通信においては、フレーム構成された
伝送信号に含まれるフレーム識別信号を受信側で正しく
検出してフレーム同期を確立するためのフレーム同期回
路が必要である。
伝送信号に含まれるフレーム識別信号を受信側で正しく
検出してフレーム同期を確立するためのフレーム同期回
路が必要である。
従来のフレーム同期回路として、特開昭６１−２５０７
０３８号公報等に記載されているように、入力された伝
送信号（直列データ）を直並列変換し、轡られた並列デ
ータの各ビットからフレーム識別信号を検出する方式が
知られている。この方式のフレーム同期回路では、伝送
信号が直並列変換により低速の信号になった段階でフレ
ーム識別信号を検出するため、高速論理素子を使用せ′
ずにフレーム同期回路を実現できる利点がある。しかし
ながら、並列データの全てのビットについてフレーム同
期信号を検出する必要があるため、回Ｉｌｌ成が複雑に
なるという問題がある。
０３８号公報等に記載されているように、入力された伝
送信号（直列データ）を直並列変換し、轡られた並列デ
ータの各ビットからフレーム識別信号を検出する方式が
知られている。この方式のフレーム同期回路では、伝送
信号が直並列変換により低速の信号になった段階でフレ
ーム識別信号を検出するため、高速論理素子を使用せ′
ずにフレーム同期回路を実現できる利点がある。しかし
ながら、並列データの全てのビットについてフレーム同
期信号を検出する必要があるため、回Ｉｌｌ成が複雑に
なるという問題がある。
（発明が解決しようとする８題点）
このように直列入力データからなる伝送信号を直並列変
換してからフレーム識別信号を検出する従来のフレーム
同期回路では、並列データの全ビットについて検出を行
なうため１回路構成が大規模となるという問題があった
。
換してからフレーム識別信号を検出する従来のフレーム
同期回路では、並列データの全ビットについて検出を行
なうため１回路構成が大規模となるという問題があった
。
本発明はこのような問題点を解決し、高速の伝送信号を
入力とする場合においても低速の論理素子のみで実現で
き、しかも回路規模の増大を防止できるフレーム同期回
路を提供することを目的とする。
入力とする場合においても低速の論理素子のみで実現で
き、しかも回路規模の増大を防止できるフレーム同期回
路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明に係るフレーム同期回路は、フレーム識別信号が
ブロックの所定位置に配置されたフレーム構成を有する
直列入力データを、フレーム識別信号が特定のビットに
位置するようにｎビットの並列データに変換し、この並
列データの該特定のビットからフレーム識別信号を検出
してフレーム同期をとるようにしたものである。
ブロックの所定位置に配置されたフレーム構成を有する
直列入力データを、フレーム識別信号が特定のビットに
位置するようにｎビットの並列データに変換し、この並
列データの該特定のビットからフレーム識別信号を検出
してフレーム同期をとるようにしたものである。
（作 用）
本発明では、ブロックの定められた位置に配置されたフ
レーム識別信号が、直並列変換回路の出力のｎビット並
列データの特定ビットに位置するため、フレーム同期の
ためのフレーム識別信号の検出はこのビットについての
み行なえばよい。
レーム識別信号が、直並列変換回路の出力のｎビット並
列データの特定ビットに位置するため、フレーム同期の
ためのフレーム識別信号の検出はこのビットについての
み行なえばよい。
従って、フレーム識別信号の検出回路およびそれに付随
する回路が１チャネル分のみで済み、回路規模が大幅に
縮小される。また、フレーム同期回路の入力は高速の伝
送信号が直並列変換によって１／ｎの低速信号に変換さ
れているため、高価な高速論Ｉ！Ｉ！素子を用いずに汎
用のｔＣを用いて回路を実現できる。
する回路が１チャネル分のみで済み、回路規模が大幅に
縮小される。また、フレーム同期回路の入力は高速の伝
送信号が直並列変換によって１／ｎの低速信号に変換さ
れているため、高価な高速論Ｉ！Ｉ！素子を用いずに汎
用のｔＣを用いて回路を実現できる。
（実施例）
第１図は本発明の一実施例に係るフレーム同期回路の構
成を示す図である。また、第２図には第１図のフレーム
同期回路に入力される伝送信号のフレーム構成を示す、
以下、伝送信号の１１０ツクがｎ＝Ｂビットの符号で構
成され、第２図に示すように４ブロツク毎のブロックの
先頭にフレーム識別信号が付加されている場合を例にと
って説明する。
成を示す図である。また、第２図には第１図のフレーム
同期回路に入力される伝送信号のフレーム構成を示す、
以下、伝送信号の１１０ツクがｎ＝Ｂビットの符号で構
成され、第２図に示すように４ブロツク毎のブロックの
先頭にフレーム識別信号が付加されている場合を例にと
って説明する。
第１図において、入力信号１は第２図に示したフレーム
構成を有する符号速ｒｔＬｆαの直列データであり、直
並列変換回路２によって８ピツトの並列データ３に変換
される。この時、フレーム識別信号は直並列変換回路２
から出力される並列データ３の特定のビット、すなわち
直並列変換回路２の８本の出力ラインのうち図で最も下
のライン上に現われる。直並列変換回路２の出力データ
３は並直列変換回路４に５より直列データ５に戻された
後、次段の回路に送出される。
構成を有する符号速ｒｔＬｆαの直列データであり、直
並列変換回路２によって８ピツトの並列データ３に変換
される。この時、フレーム識別信号は直並列変換回路２
から出力される並列データ３の特定のビット、すなわち
直並列変換回路２の８本の出力ラインのうち図で最も下
のライン上に現われる。直並列変換回路２の出力データ
３は並直列変換回路４に５より直列データ５に戻された
後、次段の回路に送出される。
一方、直列入力データ１と共に入力される周波数ｔｏの
クロック信号６は分周回路７によって１／ｎ＝１／８分
周され、直並列変換回路２の出力データ３と同一速度の
第３図に示すクロック信号ａが生成される。この分周回
路７から出力されるり０ツク信号ａは、第゛１の計数手
段としてのアドレスカウンタ８に入力される。アドレス
カウンタ８の出力信号はデコーダ回ＶＲ９に入力され、
フレ−ム識別信号と同一周期の第３図のす、ｃ、ｄ。
クロック信号６は分周回路７によって１／ｎ＝１／８分
周され、直並列変換回路２の出力データ３と同一速度の
第３図に示すクロック信号ａが生成される。この分周回
路７から出力されるり０ツク信号ａは、第゛１の計数手
段としてのアドレスカウンタ８に入力される。アドレス
カウンタ８の出力信号はデコーダ回ＶＲ９に入力され、
フレ−ム識別信号と同一周期の第３図のす、ｃ、ｄ。
ｅに示す４系統のパルス（フレーム位置パルスという）
が形成される。すなわち、フレーム位置パルスは直列入
力データ１の４ブロツクに１回の周期で発生される。
が形成される。すなわち、フレーム位置パルスは直列入
力データ１の４ブロツクに１回の周期で発生される。
デコーダ回路９からのフレーム位置パルスは、フレーム
識別信号検出回路１０とフレームパターン発生回路１１
に入力される。フレーム識別信号検出回路１０はフレー
ム位置パルスを用いて直並列変換回路２の出力の並列デ
ータ３の特定ビットからフレーム識別信号を検出する。
識別信号検出回路１０とフレームパターン発生回路１１
に入力される。フレーム識別信号検出回路１０はフレー
ム位置パルスを用いて直並列変換回路２の出力の並列デ
ータ３の特定ビットからフレーム識別信号を検出する。
また、フレームパターン発生回路１１はフレーム位置パ
ルスと予め設定されたフレーム識別ビットとの論理積を
とり、それをフレームパターンとして発生する。
ルスと予め設定されたフレーム識別ビットとの論理積を
とり、それをフレームパターンとして発生する。
−数枚出回路１２は、フレーム識別信号検出回路１０か
ら出力されるフレーム識別−信号と、フレームパターン
発生回路１１から出力されるフレームパターンとの一致
・不一致を検出し、両者が一致したときは一数枚出バル
ス１３を出力し、不一致のときは不一致検出パルス１４
を出力する。
ら出力されるフレーム識別−信号と、フレームパターン
発生回路１１から出力されるフレームパターンとの一致
・不一致を検出し、両者が一致したときは一数枚出バル
ス１３を出力し、不一致のときは不一致検出パルス１４
を出力する。
第２の計数手段としてのフレーム保護カウンタ回路１５
は、Ｊ２進カウンタ１６とｍ進カウンタ１７およびＪＫ
フリップフロップ１８によって構成される。カウンタ１
６，１７はそれぞれ一数枚出バルス１３Ｊ３よび不一致
検出パルス１４を計数す゛る。なお、β２ｍは任意の整
数であり、例えばβ−ｍ＝８に選ばれる。一致検出パル
ス１３を計数するカウンタ１６は不一致検出パルス１４
によりリセットされ、・不一致検出パルス１４を計数す
るカウンタ１７は一致検出パルス１３よりリセットされ
る。
は、Ｊ２進カウンタ１６とｍ進カウンタ１７およびＪＫ
フリップフロップ１８によって構成される。カウンタ１
６，１７はそれぞれ一数枚出バルス１３Ｊ３よび不一致
検出パルス１４を計数す゛る。なお、β２ｍは任意の整
数であり、例えばβ−ｍ＝８に選ばれる。一致検出パル
ス１３を計数するカウンタ１６は不一致検出パルス１４
によりリセットされ、・不一致検出パルス１４を計数す
るカウンタ１７は一致検出パルス１３よりリセットされ
る。
カウンタ１６．１７の出力はフリップフロップ１８のの
Ｊ、に端子にそれぞれ入力され、フリップフロップ１８
の出力はアドレスカウンタ８にカウント・イネーブル信
号１９として入力される。
Ｊ、に端子にそれぞれ入力され、フリップフロップ１８
の出力はアドレスカウンタ８にカウント・イネーブル信
号１９として入力される。
ここで、不一致パルス１４が８フレ一ム以上に渡って連
続した場合、フリップフロップ１８の出力が反転してア
ドレスカウンタ８の計数動作が一時的に停止され、これ
により同期回復動作がなされる。この構成によれば、一
致検出パルス１３が８フレーム連続して生じた場合にの
みフレーム同期が確立され、不一致検出パルス１４が８
フレーム連続して生じない限り同期は外れない。
続した場合、フリップフロップ１８の出力が反転してア
ドレスカウンタ８の計数動作が一時的に停止され、これ
により同期回復動作がなされる。この構成によれば、一
致検出パルス１３が８フレーム連続して生じた場合にの
みフレーム同期が確立され、不一致検出パルス１４が８
フレーム連続して生じない限り同期は外れない。
尚、上記構成においてフレーム同期信号は例えば−数枚
出回路１２からの一致検出パルス１３に基づいて作るこ
とができる。
出回路１２からの一致検出パルス１３に基づいて作るこ
とができる。
［発明の効果］
本発明によれば、フレーム識別信号がブロックの所定位
置に配置されたフレーム構成を有する直列入力データを
、フレーム識別信号が常に特定のビットに現われるよう
に並列データに変換した後、特定のビットについてのみ
フレーム識別信号の検出を行なう構成としたことにより
、回路規模を大幅に削減でき、さらに伝送信号を直並列
変換により低速化してフレーム同期を行なっているため
、特別に高速動作が論理素子を用いずに汎用のｔＣを用
いてフレーム同期回路を実現できるという利点を有する
。
置に配置されたフレーム構成を有する直列入力データを
、フレーム識別信号が常に特定のビットに現われるよう
に並列データに変換した後、特定のビットについてのみ
フレーム識別信号の検出を行なう構成としたことにより
、回路規模を大幅に削減でき、さらに伝送信号を直並列
変換により低速化してフレーム同期を行なっているため
、特別に高速動作が論理素子を用いずに汎用のｔＣを用
いてフレーム同期回路を実現できるという利点を有する
。
第１図は本発明の一実施例に係るフレーム同期回路の構
成図、第２図は同実施例における入力信号のフレーム構
成を示す図、第３図は同実施例における一部の信号波形
を示す図である。 １・・・直列入力データ、２・・・直並列変換回路、３
・・・並列データ、４・・・並直列変換回路、５・・・
直列データ出力、６・・・りＯツク信号入力、７・・・
１／ｎ分周回路、８・・・アドレスカウンタ（第１の計
数手段）、９・・・デコーダ回路、１０・・・フレーム
識別信号検出回路、１１・・・フレームパターン発生回
路、１２・・・−数枚出回路、１３・・・一致検出パル
ス、１４・・・不一致検出パルス、１５・・・フレーム
保護カウンタ回路（第２の計数手段）、１６，１７・・
・カウンタ、１８・・・ＪＫフリップフロップ、１９・
・・カウントイネーブル信号。 出願人代理人 弁理士 鈴江武彦
成図、第２図は同実施例における入力信号のフレーム構
成を示す図、第３図は同実施例における一部の信号波形
を示す図である。 １・・・直列入力データ、２・・・直並列変換回路、３
・・・並列データ、４・・・並直列変換回路、５・・・
直列データ出力、６・・・りＯツク信号入力、７・・・
１／ｎ分周回路、８・・・アドレスカウンタ（第１の計
数手段）、９・・・デコーダ回路、１０・・・フレーム
識別信号検出回路、１１・・・フレームパターン発生回
路、１２・・・−数枚出回路、１３・・・一致検出パル
ス、１４・・・不一致検出パルス、１５・・・フレーム
保護カウンタ回路（第２の計数手段）、１６，１７・・
・カウンタ、１８・・・ＪＫフリップフロップ、１９・
・・カウントイネーブル信号。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）フレーム識別信号がブロックの所定位置に配置さ
れたフレーム構成を有する直列入力データを、フレーム
識別信号が特定のビットに位置するようにｎビットの並
列データに変換する直並列変換回路と、 この直並列変換回路の出力データの前記特定のビットか
らフレーム識別信号を検出する手段と、前記直並列変換
回路の出力データの符号速度と同一速度のクロック信号
を計数する第１の計数手段と、 この第１の計数手段の出力に基づいて前記フレーム識別
信号と同一周期のフレーム位置パルスを発生する手段と
、 この手段により得られたフレーム位置パルスに基づいて
前記フレーム識別信号と同一パターンのフレームパター
ンを発生する手段と、 この手段により得られたフレームパターンと前記フレー
ム識別信号との一致・不一致を検出して少なくとも不一
致検出パルスを出力する一致検出手段と、 この手段により得られた不一致検出パルスの連続する個
数を計数し、その計数値が所定値に達したとき前記第１
の計数手段の計数動作を一時的に停止させる第２の計数
手段とを備えたことを特徴とするフレーム同期回路。 - （２）一致検出手段は、不一致検出パルスおよび一致検
出パルスを出力するものであり、第２の計数手段は不一
致検出パルスおよび一致検出パルスをそれぞれ計数する
２つのカウンタを含み、不一致検出パルスを計数するカ
ウンタは一致検出パルスによりリセットされ、一致検出
パルスを計数するカウンタは不一致検出パルスによりリ
セットされることを特徴とする特許請求の範囲第１項記
載のフレーム同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254996A JPH0197032A (ja) | 1987-10-09 | 1987-10-09 | フレーム同期回路 |
| DE3887249T DE3887249T2 (de) | 1987-10-09 | 1988-10-07 | Digitaler Multiplexer. |
| EP88309416A EP0311448B1 (en) | 1987-10-09 | 1988-10-07 | Digital multiplexer |
| US07/254,847 US4899339A (en) | 1987-10-09 | 1988-10-07 | Digital multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254996A JPH0197032A (ja) | 1987-10-09 | 1987-10-09 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0197032A true JPH0197032A (ja) | 1989-04-14 |
Family
ID=17272759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254996A Pending JPH0197032A (ja) | 1987-10-09 | 1987-10-09 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0197032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5246336A (en) * | 1991-06-21 | 1993-09-21 | Fuji Electric Co., Ltd. | Motor driven complex pump apparatus |
-
1987
- 1987-10-09 JP JP62254996A patent/JPH0197032A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5246336A (en) * | 1991-06-21 | 1993-09-21 | Fuji Electric Co., Ltd. | Motor driven complex pump apparatus |
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