JPH0198337A - 伝送方式 - Google Patents
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- JPH0198337A JPH0198337A JP63164129A JP16412988A JPH0198337A JP H0198337 A JPH0198337 A JP H0198337A JP 63164129 A JP63164129 A JP 63164129A JP 16412988 A JP16412988 A JP 16412988A JP H0198337 A JPH0198337 A JP H0198337A
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- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
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- H04J3/02—Details
- H04J3/06—Synchronising arrangements
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- H04N19/65—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using error resilience
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２進の可変長ワードにより符号化されたディ
ジタルサンプルのシーケンスを送信する伝送方式であっ
て、この伝送方式は、一方において、サンプルシーケン
スの形態で入力端子に現れる固定長ワードを前記可変長
ワードに符号化するための統計的符号化回路、サンプル
シーケンスの可変長ワードの位置を決やる同期ワードを
形成する同期回路、および同期ワードの伝送を考慮して
、同期ワードを可変長ワードに混合するマルチプレクサ
回路を具える送信機と、他方において、固定長ワードを
′回復するため、２個の出力の一方から統計的復号化回
路に受け取った可変長ワードを供給するとともに、他方
の出力からサンプルシーケンスのサンプルの位置を復元
するため処理回路に同期化ワードを供給するデマルチプ
レクサ回路とを具える受信機とにより形成される伝送方
式に関するものである。
ジタルサンプルのシーケンスを送信する伝送方式であっ
て、この伝送方式は、一方において、サンプルシーケン
スの形態で入力端子に現れる固定長ワードを前記可変長
ワードに符号化するための統計的符号化回路、サンプル
シーケンスの可変長ワードの位置を決やる同期ワードを
形成する同期回路、および同期ワードの伝送を考慮して
、同期ワードを可変長ワードに混合するマルチプレクサ
回路を具える送信機と、他方において、固定長ワードを
′回復するため、２個の出力の一方から統計的復号化回
路に受け取った可変長ワードを供給するとともに、他方
の出力からサンプルシーケンスのサンプルの位置を復元
するため処理回路に同期化ワードを供給するデマルチプ
レクサ回路とを具える受信機とにより形成される伝送方
式に関するものである。
かかる伝送方式は、特にテレビジョン画像のデジタル形
態による伝送に良好に使用される。したがって各サンプ
ルシーケンス（列）は画像の１ラインを表し、サンプル
は画素を表す。
態による伝送に良好に使用される。したがって各サンプ
ルシーケンス（列）は画像の１ラインを表し、サンプル
は画素を表す。
米国特許筒３，９７１，８８８号公報には上述した用途
に使用される型の伝送方式が開示されている。
に使用される型の伝送方式が開示されている。
この伝送方式における問題点は伝送誤差に影響され易い
点である。伝送誤差はこの誤差を存する第１番目の位置
の２進ワードに影響を及ぼし、次段のワードにも影響を
及ぼす。この結果、ワードは適正な仕方で受信されるが
、これらワードはもはやシーケンスのサンプルの位置と
対応しない。
点である。伝送誤差はこの誤差を存する第１番目の位置
の２進ワードに影響を及ぼし、次段のワードにも影響を
及ぼす。この結果、ワードは適正な仕方で受信されるが
、これらワードはもはやシーケンスのサンプルの位置と
対応しない。
この位置の変化は、ラインからラインに伝わり、したが
って品質が十分に悪くなった画像が受信される。この問
題点を部分的に解決するため、前記米国特許公報にはシ
ーケンスの始端に同期ワードを入れて、誤差訂正符号に
よりワードを保護する伝送を推薦している。しかしなが
ら、かかる手段は、誤りパケットの持続時間が同期ワー
ドの持続時間を越え、同期ワードと幾分一致する、誤り
パケットが発生している場合には、はとんど影響を与え
ない。したがって、同期ワードは打ち消され、同期ワー
ドの役目をもはや達成することができない。
って品質が十分に悪くなった画像が受信される。この問
題点を部分的に解決するため、前記米国特許公報にはシ
ーケンスの始端に同期ワードを入れて、誤差訂正符号に
よりワードを保護する伝送を推薦している。しかしなが
ら、かかる手段は、誤りパケットの持続時間が同期ワー
ドの持続時間を越え、同期ワードと幾分一致する、誤り
パケットが発生している場合には、はとんど影響を与え
ない。したがって、同期ワードは打ち消され、同期ワー
ドの役目をもはや達成することができない。
本発明の目的は、パケットその他に発生する誤りに対し
絶対的な保護を与える上述した伝送方式、を提供するに
ある。
絶対的な保護を与える上述した伝送方式、を提供するに
ある。
このため、本発明は、誤り検出符号を同期ワードに加算
するために混合手段を設け、サンプルシーケンスに誤り
検出符号と混合された同期化ワードを構成するビットを
割り当てるためのマルチプレクサ回路の制御手段を設け
るようにしたことを特徴とするものである。
するために混合手段を設け、サンプルシーケンスに誤り
検出符号と混合された同期化ワードを構成するビットを
割り当てるためのマルチプレクサ回路の制御手段を設け
るようにしたことを特徴とするものである。
以下に、本発明の実施例を図面に基づき説明する。
第１図は本発明の伝送方式を示す。送信機を符号ａ、受
信機を符号すにて夫々示す。伝送すべきデジタルサンプ
ルは送信機の端子１に供給される。
信機を符号すにて夫々示す。伝送すべきデジタルサンプ
ルは送信機の端子１に供給される。
これらデジタルサンプルは、４ビツトの固定長ワードに
よって構成され、これがこの端子１に、サンプル毎に、
端子２に供給されるクロック信号ＣＫの速度で現れる。
よって構成され、これがこの端子１に、サンプル毎に、
端子２に供給されるクロック信号ＣＫの速度で現れる。
これらサンプルはテレビジョン画像の符号化に関係する
ため、これらサンプルは画像ラインに関係するシーケン
スに夫々現れる。
ため、これらサンプルは画像ラインに関係するシーケン
スに夫々現れる。
基本的な考えのため、シーケンスは６２５個のシーケン
スがあり、これらシーケンスが３１２および３１３ライ
ンの２個のフィールドに伝送される。
スがあり、これらシーケンスが３１２および３１３ライ
ンの２個のフィールドに伝送される。
第２図には、極めて線図的に、３１２ラインのフィール
ドＬｌ、 ・・・、 ＬａＩ３が示されている。各ライ
ンは、９００サンプルのシーケンスＳＰＩ、・−・、
５Ｐ９００により形成され、その７２０サンプルが輝度
信号を、残りの１８０サンプルが色度信号を夫々表す。
ドＬｌ、 ・・・、 ＬａＩ３が示されている。各ライ
ンは、９００サンプルのシーケンスＳＰＩ、・−・、
５Ｐ９００により形成され、その７２０サンプルが輝度
信号を、残りの１８０サンプルが色度信号を夫々表す。
統計的符号によってこれらサンプルを符号化するため、
送信機ａは符号化回路３を有し、この符号化回路３はハ
フマン符号化処理をもたらす。このハフマンの符号化は
、アディソンーワイリー出版社から１９７７年に出版さ
れた、アール・シー・コンプレスおよびピー・リンズ著
による論文「ディジタル画像処理」の第２３９頁、６．
２．３．２節に詳しく説明されている。この符号化モー
ドにおいて、短いワード（１ビツト）は頻繁に発生する
（生起確立の高い）固定長ワードに割り当てられ、長い
ワード（８ビツト）は僅かに発生する（生起確立の低い
）ワードに割り当てられる。したがって、この例によれ
ば、９００個のサンプルは、伝送のため、９００から７
２００に及ぶ多数のビットにより符号化される。
送信機ａは符号化回路３を有し、この符号化回路３はハ
フマン符号化処理をもたらす。このハフマンの符号化は
、アディソンーワイリー出版社から１９７７年に出版さ
れた、アール・シー・コンプレスおよびピー・リンズ著
による論文「ディジタル画像処理」の第２３９頁、６．
２．３．２節に詳しく説明されている。この符号化モー
ドにおいて、短いワード（１ビツト）は頻繁に発生する
（生起確立の高い）固定長ワードに割り当てられ、長い
ワード（８ビツト）は僅かに発生する（生起確立の低い
）ワードに割り当てられる。したがって、この例によれ
ば、９００個のサンプルは、伝送のため、９００から７
２００に及ぶ多数のビットにより符号化される。
ライン同期化のためには、この数のビットに特定数のビ
ットを加えるのが望ましい。この目的のため、同期回路
４が設けられ、この同期回路４が、測定回路６を用いて
各ライン（またはシーケンス）のビットの長さを決め、
誤り訂正符号化回路８を用いてこの測定を保護する。マ
ルチプレクサ回路ＩＯは、その出力端子１２から２進の
可変長ワードを、同期回路４により処理される同期ワー
ドと混合して供給する。マルチプレクサ回路１０はタイ
ムヘ−ス１５により制御される。タイムベース１５はク
ロック信号ＣＫを受け取り、端子１６に供給されるフィ
ールドの終わり信号（ｅｎｄ−ｏｆ−ｆｉｅｌｄ ｓｉ
ｇｎａｌｓ）ＴＲにより周期的トリガされる。
ットを加えるのが望ましい。この目的のため、同期回路
４が設けられ、この同期回路４が、測定回路６を用いて
各ライン（またはシーケンス）のビットの長さを決め、
誤り訂正符号化回路８を用いてこの測定を保護する。マ
ルチプレクサ回路ＩＯは、その出力端子１２から２進の
可変長ワードを、同期回路４により処理される同期ワー
ドと混合して供給する。マルチプレクサ回路１０はタイ
ムヘ−ス１５により制御される。タイムベース１５はク
ロック信号ＣＫを受け取り、端子１６に供給されるフィ
ールドの終わり信号（ｅｎｄ−ｏｆ−ｆｉｅｌｄ ｓｉ
ｇｎａｌｓ）ＴＲにより周期的トリガされる。
符号すで示した受信機は、その入力端子２０で混合され
た伝送ワードを受け取る。デマルチプレクサ回路２２は
その第１の出力端子２４から、伝送された可変長ワード
を供給し１、その第２の出力端子２５から同期ワードを
供給する。このために、符号化回路とは反対の処理を行
う復号化回路２８が出力端子２４に接続される。復号化
回路２８は固定長ワードを記憶回路３０にもどす、また
、出力端子２５に接続されるのは、処理回路３２であり
、この処理回路３２は、一方で記憶回路３０にアドレス
符号の完全なサイクルを供給し、他方でトリガ信号を受
信タイムベース３５に供給する。このタイムベース３５
は特にデマルチプレクサ回路２２の制御のために使用さ
れる。クロック速度ＣＫＵで伝送されるサンプルは、記
憶回路３０の出力端子に接続される出力端子４０から取
り出される。このクロック速度を決める信号は、端子４
１で受け取られる。
た伝送ワードを受け取る。デマルチプレクサ回路２２は
その第１の出力端子２４から、伝送された可変長ワード
を供給し１、その第２の出力端子２５から同期ワードを
供給する。このために、符号化回路とは反対の処理を行
う復号化回路２８が出力端子２４に接続される。復号化
回路２８は固定長ワードを記憶回路３０にもどす、また
、出力端子２５に接続されるのは、処理回路３２であり
、この処理回路３２は、一方で記憶回路３０にアドレス
符号の完全なサイクルを供給し、他方でトリガ信号を受
信タイムベース３５に供給する。このタイムベース３５
は特にデマルチプレクサ回路２２の制御のために使用さ
れる。クロック速度ＣＫＵで伝送されるサンプルは、記
憶回路３０の出力端子に接続される出力端子４０から取
り出される。このクロック速度を決める信号は、端子４
１で受け取られる。
本発明によれば、同期ワードの効率を最高なものにする
ため、同期ワードを構成するビットをライン（またはシ
ーケンス）に割り当てるために制御手段を設ける。
ため、同期ワードを構成するビットをライン（またはシ
ーケンス）に割り当てるために制御手段を設ける。
第３図には、ラインＬＰを表すシーケンス内の同期ワー
ドのビットの考え得る分布を示す。１８個のビットｙを
形成する同期ワードは、５０ビツトの各パケットに対し
、１ビットｂ１． ｂ２．−、ｂ１８の速度で割り当て
られる。ビットｂ１はシーケンスの始めに位置し、そこ
でビットｂｌＢおよびシーケンスの最後の間の５０−６
３５０ビツトの範囲内の位置を維持する。これから明ら
かなように、５０ビツトの最小の間隔が常に保護され、
この間隔が誤りパケットに適切な保護を与える。
ドのビットの考え得る分布を示す。１８個のビットｙを
形成する同期ワードは、５０ビツトの各パケットに対し
、１ビットｂ１． ｂ２．−、ｂ１８の速度で割り当て
られる。ビットｂ１はシーケンスの始めに位置し、そこ
でビットｂｌＢおよびシーケンスの最後の間の５０−６
３５０ビツトの範囲内の位置を維持する。これから明ら
かなように、５０ビツトの最小の間隔が常に保護され、
この間隔が誤りパケットに適切な保護を与える。
同期ワードＤは、１３ビツトワードＤ′により形成され
て、指定されるシーケンスのビットの長さＬＧと、２１
６０に固定されたラインの平均長さとの間の差を与える
。このため Ｄ’ ＝ＬＧ−２１６０ （ただし−１２６０＜Ｄ’ ＜５０４０）さらにまた同
期ワードＤは、誤り訂正手順によりワードＤ′を保護し
ようとする、５ビツトのワードＤ＃により形成される。
て、指定されるシーケンスのビットの長さＬＧと、２１
６０に固定されたラインの平均長さとの間の差を与える
。このため Ｄ’ ＝ＬＧ−２１６０ （ただし−１２６０＜Ｄ’ ＜５０４０）さらにまた同
期ワードＤは、誤り訂正手順によりワードＤ′を保護し
ようとする、５ビツトのワードＤ＃により形成される。
この誤り訂正手順は当業者によく知られており、さらに
説明を加える必要はないため省略する。
説明を加える必要はないため省略する。
第４図には送信機の構成を詳細に説明する。
符号化回路３は、予めプログラムされている固定記憶装
置（ＲＯＭメモリ）５０を中心として構築される。この
メモリのアドレス指定入力は、端子１からサンプルを受
け取り、シフトレジスタ５２に記憶される統計的符号お
よびレジスタ５４に記憶される統計的符号の長さの指示
は、固定記憶装置５０の出力端子から取り出される０以
上の説明から、レジスタ５４に含まれる情報は、１ライ
ンのビットの数を考慮して、測定回路６で使用されるこ
とが分かる。これらレジスタ５２および５４は信号ＣＫ
の速度でロードされる。２個の動作信号Ｃにの出現の間
に、レジスタ５２に含まれる一番長い可変長ワードが完
全に桁送りされるようにするため、信号畦０を用いて十
分に速い速度で桁送りすることにより、レジスタ５２は
ロードされない。この速度はＡＮＤゲート５８を経てカ
ウンタ５６に供給される信号ＣＫＦによって決まってく
る。信号畦０はＡＮＤゲート５８の出力端子に現れる。
置（ＲＯＭメモリ）５０を中心として構築される。この
メモリのアドレス指定入力は、端子１からサンプルを受
け取り、シフトレジスタ５２に記憶される統計的符号お
よびレジスタ５４に記憶される統計的符号の長さの指示
は、固定記憶装置５０の出力端子から取り出される０以
上の説明から、レジスタ５４に含まれる情報は、１ライ
ンのビットの数を考慮して、測定回路６で使用されるこ
とが分かる。これらレジスタ５２および５４は信号ＣＫ
の速度でロードされる。２個の動作信号Ｃにの出現の間
に、レジスタ５２に含まれる一番長い可変長ワードが完
全に桁送りされるようにするため、信号畦０を用いて十
分に速い速度で桁送りすることにより、レジスタ５２は
ロードされない。この速度はＡＮＤゲート５８を経てカ
ウンタ５６に供給される信号ＣＫＦによって決まってく
る。信号畦０はＡＮＤゲート５８の出力端子に現れる。
符号比較器６０はレジスタ５４の内容をカウンタ５６の
内容と比較する。これらが一致したときから、符号比較
器６０の出力は、ゲート５８を非導通にして、信号ＣＫ
Ｆをもほやカウンタ５６に供給されなくする。このゲー
ト５８の出力信号ＷＦＯはレジスタ５２の桁送り制御の
ために供給されるため、このレジスタ５２はレジスタ５
４に指示されるのと同じ回数だけ桁送りされている。カ
ウンタ５６は信号ＣＫが作用するたび毎に再びトリガさ
れる。
内容と比較する。これらが一致したときから、符号比較
器６０の出力は、ゲート５８を非導通にして、信号ＣＫ
Ｆをもほやカウンタ５６に供給されなくする。このゲー
ト５８の出力信号ＷＦＯはレジスタ５２の桁送り制御の
ために供給されるため、このレジスタ５２はレジスタ５
４に指示されるのと同じ回数だけ桁送りされている。カ
ウンタ５６は信号ＣＫが作用するたび毎に再びトリガさ
れる。
上述したように、測定回路６はレジスタ５４に含まれる
情報を使用して、全ラインの数だけ情報を蓄積すること
ができるようにする。この結果として、加算レジスタ７
２に結合される加算器７０により形成される累算器を使
用する。加算器７０はレジスタ５４の内容と共に加算さ
れ、この加算された結果が動作信号ＣＫの各々の出現毎
にレジスタ７２に加え合わせられる。カウンタ７４は、
加算器７０により処理された任意の担体を計数する。し
たがって、１ラインのビットの数はレジスタ７２および
カウンタ７４の内容の連鎖により得られる。周期的に処
理されるラインの一端を示す信号ＦＬは、このレジスタ
７２およびカウンタ７４を零にリセットする。誤り訂正
符号によりこの数を保護するため、固定記憶装置が使用
される。この固定記憶装置は厳格にプログラムされて誤
り訂正符号化回路８を構成する。
情報を使用して、全ラインの数だけ情報を蓄積すること
ができるようにする。この結果として、加算レジスタ７
２に結合される加算器７０により形成される累算器を使
用する。加算器７０はレジスタ５４の内容と共に加算さ
れ、この加算された結果が動作信号ＣＫの各々の出現毎
にレジスタ７２に加え合わせられる。カウンタ７４は、
加算器７０により処理された任意の担体を計数する。し
たがって、１ラインのビットの数はレジスタ７２および
カウンタ７４の内容の連鎖により得られる。周期的に処
理されるラインの一端を示す信号ＦＬは、このレジスタ
７２およびカウンタ７４を零にリセットする。誤り訂正
符号によりこの数を保護するため、固定記憶装置が使用
される。この固定記憶装置は厳格にプログラムされて誤
り訂正符号化回路８を構成する。
マルチプレクサ回路８０により形成されるマルチプレク
サ回路１０は、２個の入力端子を有し、第１の入力端子
は回路８から発生する符号に対して、並列−直列変換を
行うシフトレジスタ８４の出力端子に接続され、第２の
入力端子はＦＩＦＯメモリ８６の出力端子に接続される
。ＦＩＦＯメモリの入力端子はシフトレジスタ５２の出
力端子に接続される。したがって、このメモリ８６への
書き込みは、信号−ＦＯの助けを借りて、レジスタ５２
の桁送りの速度と同じ速度で行われる。マルチプレクサ
回路８０の制御は、信号ＭＸにより行われ、即ち、この
信号が作用する場合に、レジスタ８４のビットが回路８
０の出力端子に送られ、この後に、この信号がもはや作
用しなくなった場合にＦＩＦＯメモリ８６の出力端子で
ビットが送信される。レジスタ８４のシフト制御入力端
子に接続され、信号ＭＸを遅延するために設けられる遅
延回路８８により、レジスタ８４は、１ステップ分シフ
トされ、そのすぐ後に信号ＭＸが不作動となる。
サ回路１０は、２個の入力端子を有し、第１の入力端子
は回路８から発生する符号に対して、並列−直列変換を
行うシフトレジスタ８４の出力端子に接続され、第２の
入力端子はＦＩＦＯメモリ８６の出力端子に接続される
。ＦＩＦＯメモリの入力端子はシフトレジスタ５２の出
力端子に接続される。したがって、このメモリ８６への
書き込みは、信号−ＦＯの助けを借りて、レジスタ５２
の桁送りの速度と同じ速度で行われる。マルチプレクサ
回路８０の制御は、信号ＭＸにより行われ、即ち、この
信号が作用する場合に、レジスタ８４のビットが回路８
０の出力端子に送られ、この後に、この信号がもはや作
用しなくなった場合にＦＩＦＯメモリ８６の出力端子で
ビットが送信される。レジスタ８４のシフト制御入力端
子に接続され、信号ＭＸを遅延するために設けられる遅
延回路８８により、レジスタ８４は、１ステップ分シフ
トされ、そのすぐ後に信号ＭＸが不作動となる。
ＦＩＦＯメそり８６の容量は、１ライン以上含むのに十
分である必要があり、即ちこの容量は７２００ビツトを
越える必要がある。このメモリにおいて、信号ＰＬの各
々の出現の間に符合化された各ラインは、取り去る必要
がある。
分である必要があり、即ちこの容量は７２００ビツトを
越える必要がある。このメモリにおいて、信号ＰＬの各
々の出現の間に符合化された各ラインは、取り去る必要
がある。
タイムベース１５は問題となる差信号を供給する。
端子２から発生する信号ＣＫは、全く同一に維持される
。信号ＰＬは、９００分の−に分割される周波数分割器
９１から発生し、この数は１ラインの画素の数に相当す
る。周波数分割器９１は端子１６から来る信号ＴＲによ
りトリガされる。
。信号ＰＬは、９００分の−に分割される周波数分割器
９１から発生し、この数は１ラインの画素の数に相当す
る。周波数分割器９１は端子１６から来る信号ＴＲによ
りトリガされる。
信号（ＪＦは高速度発生器９２で生じる。信号ＲＦＯは
ＡＮＤゲート９４の出力から発生し、ＡＮＤゲート９４
の一入力端子は符合比較器回路９５の出力端子にＡＮＤ
ゲート９６を経て接続される。この回路は、一方におい
て、伝送すべき１ラインのビットの数（このビットの数
は回路６の出力から得られる）を含むことを意図したレ
ジスタ９８に含まれる符号、他方において、カウンタ１
００に含まれる符号とを比較する。レジスタ９８をロー
ドすることおよびカウンタ１００をトリガすることは、
動作信号ＦＬにより行われる。このカウンタ１００はＡ
ＮＤゲート１１８を経て運ばれる、速度発生器１１５の
出力信号の速度で増加される。この速度発生器１１５か
らの信号は常にＡＮＤゲート１１８を経て、符号１２５
により示される１１５０周波数分割器に供給される。こ
の１１５０の速度は、同期ワードの２個のビットの間の
スペースに相当する（第３図参照）、この１７５０周波
数分割器１２５にさらに別の分割器１３０が接続され、
この別の分割器１３０の出力信号は、１７のスペースが
計数された場合に、ＡＮＤゲート１１８を別の分割器１
３０の反転入力端子１３２を経て阻止する。ＡＮＤゲー
ト１４０は回路８０へ向けて信号ＭＸを送る。ＡＮＤゲ
ート１４０の２個の入力端子は、ＡＮＤゲート１１８お
よび分割器１２５の各出力端子に接続される。バッファ
メモリ部１５５は、回路８０の出力に供給されるデータ
速度を、出力端子１２で伝送チャンネルの速度に整合す
ることを可能にする。この種のバッファメモリ部１５５
の動作モードは、１９８１年１２月号、１２号、第１８
６８−１８７６頁の°’ＩＥＥＥ ＣＯＭ −２９”に
トシオ・コガが著した論文「スタティスティカル パー
フォーマンス アナリシス オプ アン インクフレー
ム エンコーダ フォー ブロードキャストテレビジョ
ン シグナル」から理解されたい。
ＡＮＤゲート９４の出力から発生し、ＡＮＤゲート９４
の一入力端子は符合比較器回路９５の出力端子にＡＮＤ
ゲート９６を経て接続される。この回路は、一方におい
て、伝送すべき１ラインのビットの数（このビットの数
は回路６の出力から得られる）を含むことを意図したレ
ジスタ９８に含まれる符号、他方において、カウンタ１
００に含まれる符号とを比較する。レジスタ９８をロー
ドすることおよびカウンタ１００をトリガすることは、
動作信号ＦＬにより行われる。このカウンタ１００はＡ
ＮＤゲート１１８を経て運ばれる、速度発生器１１５の
出力信号の速度で増加される。この速度発生器１１５か
らの信号は常にＡＮＤゲート１１８を経て、符号１２５
により示される１１５０周波数分割器に供給される。こ
の１１５０の速度は、同期ワードの２個のビットの間の
スペースに相当する（第３図参照）、この１７５０周波
数分割器１２５にさらに別の分割器１３０が接続され、
この別の分割器１３０の出力信号は、１７のスペースが
計数された場合に、ＡＮＤゲート１１８を別の分割器１
３０の反転入力端子１３２を経て阻止する。ＡＮＤゲー
ト１４０は回路８０へ向けて信号ＭＸを送る。ＡＮＤゲ
ート１４０の２個の入力端子は、ＡＮＤゲート１１８お
よび分割器１２５の各出力端子に接続される。バッファ
メモリ部１５５は、回路８０の出力に供給されるデータ
速度を、出力端子１２で伝送チャンネルの速度に整合す
ることを可能にする。この種のバッファメモリ部１５５
の動作モードは、１９８１年１２月号、１２号、第１８
６８−１８７６頁の°’ＩＥＥＥ ＣＯＭ −２９”に
トシオ・コガが著した論文「スタティスティカル パー
フォーマンス アナリシス オプ アン インクフレー
ム エンコーダ フォー ブロードキャストテレビジョ
ン シグナル」から理解されたい。
第５図には受信機を詳細に表す。受信されたデータはま
ず最初に受信タイムベース３５に供給される。クロック
回復回路２００は、速度がチャンネルの伝送速度である
信号を受け取って信号を発生する。この信号は、すでに
送信機に対し説明したと同様の要素にて、ＡＮＤゲート
２０４を経て第１の分割器２０２に供給される。ところ
でＡＮＤゲート２０４は、第２の分割器２０６の出力端
子に接続するための反転入力端子を有している。これら
カスケード接続された分割器２０２および２０６は、５
０および１７に夫々分割する。分割器２０２の出力信号
はデマルチプレクサ回路２２を、同期ワードの受信ビッ
トがシフトレジスタ２０８に記憶されるように、制御す
る。シフトレジスタ２０８の桁送りは、分割器２０２の
出力信号により行われる。分割器２０２の出力信号は（
回路２００の速度に対し短い瞬時だけ）遅延回路２１０
によって遅延される。可変長で送信された符合化ワード
のビットは、ＡＮＤゲート２２０によって生じた信号の
速度でシフトレジスタ２１５に記憶される。ＡＮＤゲー
ト２２０の一入力端子は回路２００の出力端子に接続さ
れ、別の入力端子、即ち反転入力端子は分割器２０２の
出力端子に接続される。分割器２０２および２０６はト
リガ入力を有し、この入力に信号ＦＬＲが供給されると
いうことに注意されたい。動作信号ＦＬＲは分割器２０
２を「１」に、分割器２０６を「０」に設定する。この
信号ＦＬＲは以下の仕方にて処理される。カウンタ２２
５はＡＮＤゲート２２０の出力信号のパルスを計数する
。したかって、画像ラインを構成するビットを計数する
。
ず最初に受信タイムベース３５に供給される。クロック
回復回路２００は、速度がチャンネルの伝送速度である
信号を受け取って信号を発生する。この信号は、すでに
送信機に対し説明したと同様の要素にて、ＡＮＤゲート
２０４を経て第１の分割器２０２に供給される。ところ
でＡＮＤゲート２０４は、第２の分割器２０６の出力端
子に接続するための反転入力端子を有している。これら
カスケード接続された分割器２０２および２０６は、５
０および１７に夫々分割する。分割器２０２の出力信号
はデマルチプレクサ回路２２を、同期ワードの受信ビッ
トがシフトレジスタ２０８に記憶されるように、制御す
る。シフトレジスタ２０８の桁送りは、分割器２０２の
出力信号により行われる。分割器２０２の出力信号は（
回路２００の速度に対し短い瞬時だけ）遅延回路２１０
によって遅延される。可変長で送信された符合化ワード
のビットは、ＡＮＤゲート２２０によって生じた信号の
速度でシフトレジスタ２１５に記憶される。ＡＮＤゲー
ト２２０の一入力端子は回路２００の出力端子に接続さ
れ、別の入力端子、即ち反転入力端子は分割器２０２の
出力端子に接続される。分割器２０２および２０６はト
リガ入力を有し、この入力に信号ＦＬＲが供給されると
いうことに注意されたい。動作信号ＦＬＲは分割器２０
２を「１」に、分割器２０６を「０」に設定する。この
信号ＦＬＲは以下の仕方にて処理される。カウンタ２２
５はＡＮＤゲート２２０の出力信号のパルスを計数する
。したかって、画像ラインを構成するビットを計数する
。
符合比較器２３０は、レジスタ２０８に含まれるワード
の誤り符合化の反転動作が行われる固定記憶装置２３１
の出力の符号を、カウンタ２２５に含まれる符号と比較
する。符号比較器２３０の出力信号は、分割器２０６の
出力信号により有効にされるべく ＡＮＤゲート２３２
に供給される。したがって、この出力信号は、同期ワー
ドが完全にレジスタ２０８に記憶されることが確信され
るまで考慮されなくなる。
の誤り符合化の反転動作が行われる固定記憶装置２３１
の出力の符号を、カウンタ２２５に含まれる符号と比較
する。符号比較器２３０の出力信号は、分割器２０６の
出力信号により有効にされるべく ＡＮＤゲート２３２
に供給される。したがって、この出力信号は、同期ワー
ドが完全にレジスタ２０８に記憶されることが確信され
るまで考慮されなくなる。
このＡＮＤゲート２３２の出力信号は、このゲートが動
作する場合にカウンタ２２５の内容が零にリセットされ
る信号ＦＬＲを構成する。
作する場合にカウンタ２２５の内容が零にリセットされ
る信号ＦＬＲを構成する。
復号器２８の動作モードは以下の考えに基づいている。
各受信ビットはレジスタ２１５の第１段で排他的論理和
ゲー１−２４０によって検査され、この排他的論理和ゲ
ー） ２４０は信号ＫＷを供給する。次に、最短のワー
ドが単一のビット“１”°で形成されると仮定する。こ
れは、他のワードが“０”からスタートし、最長の２進
ワード（２ビツト）が“”ｏｏ”となり、３ビツト２進
ワードが０１１ ”となり、４ビツト２進ワードが“”
０１００”等々となることを示す。１０１０１０１０の
ようなワードがシフトレジスタ２４５にロードされ、ゲ
ート２４０の他の入力端子はレジスタ２４５の最後の位
置を検査する場合であって、第１の受信ビットが“１”
である場合には、一致が存在し、したがってワードが認
識される。
ゲー１−２４０によって検査され、この排他的論理和ゲ
ー） ２４０は信号ＫＷを供給する。次に、最短のワー
ドが単一のビット“１”°で形成されると仮定する。こ
れは、他のワードが“０”からスタートし、最長の２進
ワード（２ビツト）が“”ｏｏ”となり、３ビツト２進
ワードが０１１ ”となり、４ビツト２進ワードが“”
０１００”等々となることを示す。１０１０１０１０の
ようなワードがシフトレジスタ２４５にロードされ、ゲ
ート２４０の他の入力端子はレジスタ２４５の最後の位
置を検査する場合であって、第１の受信ビットが“１”
である場合には、一致が存在し、したがってワードが認
識される。
第１の受信ビットが０″である場合にはレジスタ２１５
および２４５は１ステップ分桁送りされて、第２受信ビ
ツトが“０”である場合に、２進ワード゛００”が認識
され、以降の他のビットに対しても同様である。
および２４５は１ステップ分桁送りされて、第２受信ビ
ツトが“０”である場合に、２進ワード゛００”が認識
され、以降の他のビットに対しても同様である。
信号ＫＷ＆！、反転入力端子を有するＡＮＤゲート２５
０を経て、カウントを増加すべく、モジュロ９００であ
るカウンタ２５２に送られるとともに、ＲＯＭメモリ２
６０の出力端子に接続されるレジスタ２５５のロード制
御端子に送られる。ＲＯＭメモリ２６０ではレジスタ２
１５に含まれる、認識された可変長ワードを固定長ワー
ドにトランスコードする。カウンタ２５２がカウント９
００に達すると直ぐに、カウンタ２５２は、ＡＮＤゲー
） ２５０の反転入力端子に供給され、ゲート２５０を
非導通にし、レジスタ２５５のローディングを中断する
動作信号ＦＬＫを供給する。
０を経て、カウントを増加すべく、モジュロ９００であ
るカウンタ２５２に送られるとともに、ＲＯＭメモリ２
６０の出力端子に接続されるレジスタ２５５のロード制
御端子に送られる。ＲＯＭメモリ２６０ではレジスタ２
１５に含まれる、認識された可変長ワードを固定長ワー
ドにトランスコードする。カウンタ２５２がカウント９
００に達すると直ぐに、カウンタ２５２は、ＡＮＤゲー
） ２５０の反転入力端子に供給され、ゲート２５０を
非導通にし、レジスタ２５５のローディングを中断する
動作信号ＦＬＫを供給する。
信号ＦＬＲはレジスタ２４５がロードされるようにし、
故に認識する可変長ワードの手順をトリガするというこ
と、およびこの信号がカウンタ２５２を零にリセットす
ることに注意されたい。
故に認識する可変長ワードの手順をトリガするというこ
と、およびこの信号がカウンタ２５２を零にリセットす
ることに注意されたい。
レジスタ２５５のカウンタ２５２の内容は、ＦＩＦＯメ
モリ２８０に、ゲート２５０の出力信号の速度で記憶さ
れる。 ＦＩＦＯメモリ２８０はニーティライザによっ
て発生された信号ＣＫＵの速度で読み取られ、メモリ回
路３０は、カウンタ２５２により指示されるアドレスの
種々の固定長符号を記憶する。
モリ２８０に、ゲート２５０の出力信号の速度で記憶さ
れる。 ＦＩＦＯメモリ２８０はニーティライザによっ
て発生された信号ＣＫＵの速度で読み取られ、メモリ回
路３０は、カウンタ２５２により指示されるアドレスの
種々の固定長符号を記憶する。
信号ＦＬＲは、全動作モードと同期化し、信号ＦＬＫの
優先順位で動作するということが明らかである。
優先順位で動作するということが明らかである。
通常の動作において、これら２個の信号は、同時に動作
する必要がある。
する必要がある。
信号ＰＬにが信号ＦＬＲの前に作用する場合に、カウン
タ２５２およびレジスタ２５５をロードすることは阻止
される。信号ＦＬＨの出現はカウンタ２５２を零にリセ
ットし、これがため、ゲート２５０が導通し、認識手順
が再び開始するようにする。信号ＦＬＲは信号ＦＬＫの
前に、カウンタ２５２のカウントがいかようであっても
、発生する場合に、このカウンタ２５２が再びトリガさ
れる。
タ２５２およびレジスタ２５５をロードすることは阻止
される。信号ＦＬＨの出現はカウンタ２５２を零にリセ
ットし、これがため、ゲート２５０が導通し、認識手順
が再び開始するようにする。信号ＦＬＲは信号ＦＬＫの
前に、カウンタ２５２のカウントがいかようであっても
、発生する場合に、このカウンタ２５２が再びトリガさ
れる。
第１図は本発明の伝送システムの線図、第２図は符合化
されるべきサンプルシーケンスを示す説明図、 第３図は同期ワードのビットの考え得る分布を示す説明
図、 第４図は本発明の送信器の構造を示す回路構成図、 第５図は本発明の受信器を示す回路構成図である。 ３・・・符合化回路 ４・・・同期回路６・・・
測定回路 ８・・・誤り訂正符合化回路１０・
・・マルチプレクサ回路 １５・・・タイムベース ２２・・・デマルチプレクサ回路 ２８・・・復号化回路 ３０・・・記憶回路３２
・・・処理回路 ３５・・・受信タイムベース
ＦＩ０．１ ＦＩＧ、 ４
されるべきサンプルシーケンスを示す説明図、 第３図は同期ワードのビットの考え得る分布を示す説明
図、 第４図は本発明の送信器の構造を示す回路構成図、 第５図は本発明の受信器を示す回路構成図である。 ３・・・符合化回路 ４・・・同期回路６・・・
測定回路 ８・・・誤り訂正符合化回路１０・
・・マルチプレクサ回路 １５・・・タイムベース ２２・・・デマルチプレクサ回路 ２８・・・復号化回路 ３０・・・記憶回路３２
・・・処理回路 ３５・・・受信タイムベース
ＦＩ０．１ ＦＩＧ、 ４
Claims (1)
- 【特許請求の範囲】 １、２進の可変長ワードにより符号化されたディジタル
サンプルのシーケンスを送信する伝送方式であって、こ
の伝送方式は、一方において、サンプルシーケンスの形
態で入力端子に現れる固定長ワードを前記可変長ワード
に符号化するための統計的符号化回路、サンプルシーケ
ンスの可変長ワードの位置を決める同期ワードを形成す
る同期回路、および同期ワードの伝送を考慮して、同期
ワードを可変長ワードに混合するマルチプレクサ回路を
具える送信機と、他方において、固定長ワードを回復す
るため、２個の出力の一方から統計的復号化回路に受け
取った可変長ワードを供給するとともに、他方の出力か
らサンプルシーケンスのサンプルの位置を復元するため
処理回路に同期化ワードを供給するデマルチプレクサ回
路とを具える受信機とにより形成される伝送方式におい
て、 誤り検出符号を同期ワードに加算するため に混合手段を設け、サンプルシーケンスに誤り検出符号
と混合された同期化ワードを構成するビットを割り当て
るためのマルチプレクサ回路の制御手段を設けるように
したことを特徴とする伝送方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8709446A FR2617657A1 (fr) | 1987-07-03 | 1987-07-03 | Systeme de transmission de series d'echantillons numeriques codes par des mots binaires a longueurs variables |
| FR8709446 | 1987-07-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198337A true JPH0198337A (ja) | 1989-04-17 |
Family
ID=9352836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164129A Pending JPH0198337A (ja) | 1987-07-03 | 1988-07-02 | 伝送方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4876698A (ja) |
| EP (1) | EP0298546B1 (ja) |
| JP (1) | JPH0198337A (ja) |
| DE (1) | DE3869497D1 (ja) |
| FR (1) | FR2617657A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2648972B1 (fr) * | 1989-06-27 | 1994-08-26 | Thomson Csf | Dispositif de synchronisation pour un decodeur de donnees codees par un code a longueur variable |
| FR2656754A1 (fr) * | 1989-12-29 | 1991-07-05 | Philips Electronique Lab | Systeme de codage de signaux numeriques destines a etre transmis et/ou stockes. |
| FR2659814A1 (fr) * | 1990-03-16 | 1991-09-20 | Philips Electronique Lab | Systeme de decodage de signaux numeriques ayant subi un codage a longueur variable. |
| DE69022705T2 (de) * | 1989-12-29 | 1996-05-23 | Philips Electronics Nv | System zur Kodierung/Dekodierung von digitalen Signalen zur Übertragung und/oder Speicherung. |
| US5377014A (en) * | 1992-01-06 | 1994-12-27 | At&T Corp. | Apparatus and method for displaying recorded compressed digital high definition video information |
| US5452006A (en) * | 1993-10-25 | 1995-09-19 | Lsi Logic Corporation | Two-part synchronization scheme for digital video decoders |
| US5448299A (en) * | 1994-01-05 | 1995-09-05 | Samsung Electronics Co., Ltd. | Apparatus for processing BPSK signals transmitted with NTSC TV on quadrature-phase video carrier |
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| JP3226439B2 (ja) * | 1995-06-02 | 2001-11-05 | 松下電器産業株式会社 | 画像符号化方法および画像復号方法 |
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| US6496543B1 (en) | 1996-10-29 | 2002-12-17 | Qualcomm Incorporated | Method and apparatus for providing high speed data communications in a cellular environment |
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| EP0861001B1 (en) * | 1997-02-07 | 2012-05-23 | Texas Instruments Incorporated | Error resilient video encoding |
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| US6335922B1 (en) | 1997-02-11 | 2002-01-01 | Qualcomm Incorporated | Method and apparatus for forward link rate scheduling |
| US6480521B1 (en) | 1997-03-26 | 2002-11-12 | Qualcomm Incorporated | Method and apparatus for transmitting high speed data in a spread spectrum communications system |
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1987
- 1987-07-03 FR FR8709446A patent/FR2617657A1/fr not_active Withdrawn
-
1988
- 1988-06-24 US US07/211,307 patent/US4876698A/en not_active Expired - Fee Related
- 1988-06-27 EP EP88201319A patent/EP0298546B1/fr not_active Expired - Lifetime
- 1988-06-27 DE DE8888201319T patent/DE3869497D1/de not_active Expired - Lifetime
- 1988-07-02 JP JP63164129A patent/JPH0198337A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5985194A (ja) * | 1982-11-08 | 1984-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 画像符号化方式 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0298546B1 (fr) | 1992-03-25 |
| EP0298546A1 (fr) | 1989-01-11 |
| US4876698A (en) | 1989-10-24 |
| FR2617657A1 (fr) | 1989-01-06 |
| DE3869497D1 (de) | 1992-04-30 |
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