JPH02101819A - ディジタル比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ディジタル信号処理回路に適用して好適な
ディジタル比較器、特にＭＯＳ−ＦＥＴを使用したディ
ジタル比較器に関する。

［従来の技術］ 各種のディジタル信号の処理回路においては、２つ以上
のディジタル入力信号を論理演算してその比較出力（デ
ィジタル比較出力）を得るような処理を行なう場合が多
い。

例えば、第３図の真理値表にも示すように、Ａ。

８２つのディジタル入力信号に基づいて、Ａ＞Ｂなるデ
ィジタル比較出力を得たり、Ａ＞Ｂの反転ディジタル比
較出力を得たりするような信号処理がしばしば生ずる。

このようなディジタル比較を行なう論理回路として、通
常は第４図及び第５図に示すような、例えばＴＴＬ構成
のディジタル比較′器１０．２０が使用されている。

第４図はＡ＞Ｂのディジタル比較出力を得るためのディ
ジタル比較器１０であって、入力端子１１．１２と出力
端子１３とを有する。

入力端子１１に供給きれたディジタル入力信号Ａはイン
バータ１５を介してノア回路１６に供給され、また他方
の入力端子１２に供給されたディジタル入力信号Ｂは直
接的にノア回路１６に供給される。

このようにインバータ１５とノア回路１６を組合せれば
、第３図に示すようなＡ＞Ｂなる比較器１０を構成でき
る。

第５図はＡ＞Ｂの反転ディジタル比較出力を得るための
論理回路構成であって、この場合においてもインバータ
１５とナンド回路１７とが一対の入力端子２１．２２の
間に図のように接続され、・カント回路１７より出力端
子２３が導出される。

このように構成すれば、出力端子２３には、第３図に示
すようなディジタル比較出力（Ａ＞Ｂの反転出力）を得
ることができる。

ところで、最近ではこのようなディジタル比較器をバイ
ポーラトランジスタに代え、ＭＯＳ−ＦＥＴを使用して
構成されることが多くなった。

これは、周知のようにＭＯＳ−ＦＥＴを使用することに
よって高速動作や低消費電力を達成できるからである。

ＭＯＳ−ＦＥＴで上述したようなディジタル比較器を構
成すると、第４図のディジタル比較器１０は第６図のよ
うな構成となり、第５図のディジタル比較Ｍ２０は第７
図のような構成となる。

第６図及び第７図は何れもコンプリメンタリ構成のＭＯ
Ｓ−ＦＥＴ　（ＣＭＯＳ）を使用して構成した場合であ
って、インバータ１５はＰチャンネル形のＭＯＳ−ＦＥ
Ｔ１５Ｐと、Ｎチャンネル形のＭＯＳ−ＦＥＴ１５Ｎと
で構成きれる。

ノア回路１６は図のように２個のＰチャンネルＭＯＳ−
ＦＥＴ１５Ｐａ、１６ＰｂとＮチャンネルＭＯＳ−ＦＥ
Ｔ１６Ｎａ、１６Ｎｂとで構成される。

同様に、ナンド回路１７も２個のＰチャンネルＭＯＳ　
争ＦＥＴｌ７Ｐａ、１７ＰｂとＮチャシネ１１ＭＯ３−
ＦＥＴ１７Ｎａ、１７Ｎｂとで構成される。

ディジタル入力信号Ａ、Ｂに対するディジタル比較動作
及びそのときのディジタル比較出力は第４図及び第５図
の場合と同様であるので、その説明は省略する。

［発明が解決しようとする課題］ ところで、バイ−ポーラトランジスタに代えＭＯＳ−Ｆ
ＥＴを使用してディジタル比較器１０゜２０を構成した
場合には、第６図及び第７図の回路構成から明らかなよ
うに、素子数が非常に多くなり、回路規模が増大してし
まう欠点がある。

上述した例では、少なくとも６個のＭＯＳ−ＦＥＴを使
用しなければならない。

これに伴なって、素子の占有面積が大きくなったり、消
費電力が増えるなどの問題も派生する。

ざらに、多数の素子を通過して信号が進む関係上、素子
の遅延時間が増え、高速動作の隘路ともなっている。

そこで、この発明では、このような従来の課題を解決し
たものであって、ＭＯＳ−ＦＥＴを使用するに当たり、
素子数を削減して高速処理、低消費電力化を達成したデ
ィジタル比較器を提案するものである。

［課題を解決するための手段］ 上述した課題を解決するため、この発明では、夫々ＭＯ
３−ＦＥＴで構成された第１及び第２のゲートを有し、 第１のゲートには第１の入力信号が供給されると共に、
第２の入力信号がその制御端子に供給され、 第２のゲートには第２の入力信号がその制御端子に供給
され、 第１のゲート及び第２のゲートの各出力が共通の出力端
子に供給されて、これより第１及び第２の入力信号の比
較出力が得られるようになされたことを特徴とするもの
である。

［作　用］ 第３図の真理値表に示すように、ＭＯＳ−ＦＥＴを使用
して、１ビツトのディジタル入力信号Ａ。

Ｂから、Ａ＞Ｂなる比較演算処理を行なうには、第１図
のように夫々単一のＭＯＳ−ＦＥＴで構成きれた第１の
及び第２のゲートＰＩ、Ｎｌが使用される。

入力端子１２に供給きれたディジタル入力信号Ｂが論理
「１」のレベルを持つときには、入力端子１１に供給さ
れるディジタル入力信号Ａの論理レベルに拘らず、出力
端子１３には論理レベル「０」が出力される。

これは、出力端子１３と接地間にＮチャンネル形の第２
のゲー）Ｎｌが接続され、ディジタル入力信号Ｂによっ
て常に導通状態となっているからである。

これに対して、ディジタル入力信号Ｂが論理「０」のレ
ベルを持つときには、入力端子１１に供給されるディジ
タル入力信号Ａの論理レベルに応じた論理レベルをもつ
ディジタル比較出力が得られる。

これは、第２のゲートＮ１がディジタル入力信号Ｂ（論
理レベル「０」）によフて開放状態に制御されるからで
ある。

第２図の構成において、入力端子２１に供給されたディ
ジタル入力信号Ａが論理「０」のレベルを持つときには
、入力端子２２に供給されるディジタル入力信号Ｂの論
理レベルに拘らず、出力端子２３には論理レベル「１」
が出力される。

これは、出力端子２３と電源端子ＶＤＤ間にＰチャンネ
ル形の第２のゲートＰ２が接続され、ディジタル入力信
号Ａによって常に導通状態となっているからである。

これに対して、ディジタル入力信号Ａが論理「１」のレ
ベルを持つときには、入力端子２２に供給されるディジ
タル入力信号Ｂの論理レベルに応じた論理レベルをもつ
ディジタル比較出力が得られる。

これは、第２のゲートＰ２がディジタル入力信号Ａ（論
理レベル「１」）によって開放状態に制ｒｎされるから
である。

［実　施　例］ 続いて、この発明に係るディジタル比較器の一例を、第
１図以下を参照しながら詳細に説明する。

第１図は２つのディジタル入力信号（共に１ビツト構成
）Ａ、Ｂに対して、Ａ＞Ｂなるディジタル比較出力（１
ビツト）を得るディジタル比較ｕ１０にこの発明を適用
した場合である。

このディジタル比較器１０は夫々ＭＯＳ−ＦＥＴで構成
された第１及び第２のゲートＰ１．Ｎ１を有する。

第１のゲートＰ１のソース端子には入力端子１１より第
１のディジタル入力（＝号Ａが供給されると共に、その
制御端子に入力端子１２に供給された第２のディジタル
入力信号Ｂが供給される。これに対して、第２のゲート
Ｎ１には第２のディジタル人力イｇ号Ｂがその制御端子
に供給きれる。

第１及び第２のゲートＰ１．Ｎｌの各出力は共通の出力
端子１３に供給される。そして、第２のゲートＮ１は出
力端子１３と接地間に直列接続される。

出力端子１３には、第１及び第２のディジタル入力信号
Ａ、Ｂに関する比較出力（Ａ＞Ｂの論理出力）が得られ
る。

ここで、第１のゲートＰ１としてＰチャンネル形のＭＯ
Ｓ−ＦＥＴを使用した場合には、第２のゲートＮ１はＮ
チャンネル形のＭＯＳ−ＦＥＴが使用される。

ディジタル比較器１０をこのように構成した場合の比較
動作、つまり、Ａ＞Ｂのとき、「１」の論理レベルが出
力きれる比較動作を第３図の真理値表を参照しプ説明す
る。

入力端子１２に供給されたディジタル入力信号Ｂが論理
「１」のレベルを持つときには、入力端子１１に供給き
れるディジタル入力信号Ａの論理レベルｒ１．．ｒ□」
に拘らず、出力端子１３には論理レベル「０」が出力さ
れる。

これは、出力端子１３と接地間にＮチャンネル形の第２
のゲートＮ１が接続され、これがディジタル入力信号Ｂ
によって導通状態（オン状態）に制御ｎされ、出力端子
１３が常に接地状態（＝「Ｏ」）となるからである。

これに対して、ディジタル人力イ８号Ｂが論理「０」の
レベルを持つときには、入力端子１１に供給されるディ
ジタル入力信号Ａの論理レベルに応じた論理レベルをも
つディジタル比較出力が得られる。

これは、第２のゲートＮ１がディジタル人力（３号Ｂ（
論理レベル「Ｏ」）によって開放状態、つまり非導通状
態（オフ状態）に制Ｓきれるのに対し、第１のゲートＰ
１が導通状態に制御されるからである。

したがって、ディジタル入力信号Ａが「１」のときには
「１」の比較出力が得られ、「０」のときには「０」の
比較出力が得られる。

つまり、第３図のように、Ａ＞８のときには、常に「１
」が得られ、それ以外の比較動作のときに儲、「０」が
得られることになる。

第２図はディジタル比較器２０の他の例を示すもので、
第１図の比較出力に対してその反転出力が得られるよう
にしたディジタル比較器の場合である。

つまり、Ａ＞Ｂのときに「０」、それ以外の入力のとき
「１」となるような比較出力が得られるようにしたディ
ジタル比較器の例である。

この場合にも、第２図に示すように第１及び第２のゲー
トＮ２．Ｐ２が設けられ、第１のゲートＮ２のソース端
子には入力端子２２より第２のディジタル入力信号Ｂが
供給されると共に、その制御端子に入力端子２１に供給
きれた第１のディジタル入力信号Ａが供給される。これ
に対して、第２のゲートＰ２には第１のディジタル入力
信号へがその制御端子に供給される。

第１及び第２のゲートＮ２．Ｐ２の各出力は共通の出力
端子２３に供給される。そして、第２のゲートＰ２は出
力端子２３と電源端子ＶＤＤとの間に直列接続きれる。

出力端子２３には、第１及び第２のディジタル入力信号
Ａ、Ｂに関する比較出力（Ａ＞Ｂの反転論理出力）が得
られる。

ここで、第１のゲートＮ２としてＮチャンネル形のＭＯ
Ｓ−ＦＥＴを使用した場合には、第２のゲートＰ２はＰ
チャンネル形のＭＯＳ−ＦＥＴが使用される。

ディジタル比較器２０をこのように構成した場合の比較
動作、つまり、Ａ＞Ｂのとき、「Ｏ」の論理レベルが出
力される比較動作を第３図の真理値表を参照して説明す
る。

まず、入力端子２１に供給されたディジタル入力信号Ａ
が論理「Ｏ」のレベルを持っときには、入力端子２２に
供給されるディジタル入力信号Ｂの論理レベルに拘らず
、出力端子２３には論理レベル「１」が出力される。

これは、出力端子２３と電源端子Ｖ２Ｏ間にＰチャンネ
ル形の第２のゲートＰ２が接続され、ディジタル入力信
号Ａによって常に導通状態となり、しかも第２のゲート
Ｎ２は開放状態となるからである。

これに対して、ディジタル入力信号Ａが論理「１」のレ
ベルを持つときには、入力端子２２に供給されるディジ
タル入力信号Ｂの論理レベルに応じた論理レベルをもつ
ディジタル比較出力が得られる。

これは、第２のゲートＰ２がディジタル入力信号Ａ（論
理レベル「１」）によって開放状態に制？ＩＩすれるの
に対し、第１のゲートＮ２が導通状態となるように制御
されるからである。したがって、第３図のような比較出
力が得られることになる。

［発明の効果］ 以上説明したように、この発明によれば、夫々ＭＯＳ−
ＦＥＴで構成された第１及び第２のゲートを有し、第１
のゲートには第１の入力（８号が供給されると共に、第
２の入力信号がその制御端子に供給され、第２のゲート
には第２の入力信号がその制御端子に供給されるように
したものである。

これによれば、第１のゲート及び第２のゲートの各出力
が供給きれる共通の出力端子には、第１及び第２の入力
イｇ号の比較出力が得られることになる。

そのため、この発明ではＭＯＳ−ＦＥＴで構成されるデ
ィジタル比較器の素子数を従来よりも大幅に削減するこ
とができ、大幅なコストダウンを図れる。これに伴なっ
て、消費電力も削減され、また、その動作速度も大幅に
アップする。それは、上述した構成によって遅延時間が
論理ゲート１個分若しくはトランスファゲート１個分程
度で済むからである。

したがって、この発明のディジタル比較器は各種のディ
ジタル処理回路系に適用して好適である。

【図面の簡単な説明】

第１図及び第２図はこの発明に係るディジタル比較器の
一例を示す系統図、第３図はその動作説明に供する真理
値表を示す図、第４図及び第５図はバイポーラトランジ
スタ構成のディジタル比較器の一例を示す従来の系統図
、第６図及び第７図はＭＯＳ−ＦＥＴ構成のディジタル
比較器の従来例を示す系統図である。 １０．２０　　・ Ｐｉ、Ｎ２・ Ｎ１．　　Ｐ２・ １１．２１　　・ １２．２２　　・ １３、　２３　　・ Ａ、Ｂ　　・ ・ディジタル比較器 ・第１のゲート φ第２のゲート ・第１の入力端子 ・第２の入力端子 ・出力端子 ・ディジタル入力信号

Claims (1)

【特許請求の範囲】
1. （１）夫々ＭＯＳ・ＦＥＴで構成された第１及び第２の
   ゲートを有し、 第１のゲートには第１の入力信号が供給されると共に、
   第２の入力信号がその制御端子に供給され、 第２のゲートには第２の入力信号がその制御端子に供給
   され、 上記第１のゲート及び第２のゲートの各出力が共通の出
   力端子に供給されて、これより第１及び第２の入力信号
   の比較出力が得られるようになされたことを特徴とする
   ディジタル比較器。