JPH02102514A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH02102514A JPH02102514A JP25475288A JP25475288A JPH02102514A JP H02102514 A JPH02102514 A JP H02102514A JP 25475288 A JP25475288 A JP 25475288A JP 25475288 A JP25475288 A JP 25475288A JP H02102514 A JPH02102514 A JP H02102514A
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- JP
- Japan
- Prior art keywords
- wafer
- single crystal
- bonding
- semiconductor substrate
- semiconductor
- Prior art date
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- Pending
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- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路や化合物半導体薄膜デバイス用
の半導体基板の製造方法に係り、特に２種類のウェハが
貼合せて成る半導体基板の安価な製造方法に関する。
の半導体基板の製造方法に係り、特に２種類のウェハが
貼合せて成る半導体基板の安価な製造方法に関する。
半導体のウェハを直接結晶面同士又は酸化膜等の異種材
料を介して貼合せて半導体基板を作る方法が知られてい
る。
料を介して貼合せて半導体基板を作る方法が知られてい
る。
この種の方法として関連するものには例えば特開昭６２
−２２６６４０号、特開昭６２−２２９８２０号等が挙
げられる。
−２２６６４０号、特開昭６２−２２９８２０号等が挙
げられる。
上記従来の技術はいずれもウェハとウェハを貼合せてか
ら少なくとも一方のウェハを研磨して所定の厚みに薄片
化して半導体基板としている。特に主たる能動領域とな
るウェハの厚みは数１０μｍ〜数μｍであるため、貼合
せ後一方のウェハの大部分を研磨除去しており、半導体
材料の利用率が極めて低く、コスト高の原因の１つとな
っている。
ら少なくとも一方のウェハを研磨して所定の厚みに薄片
化して半導体基板としている。特に主たる能動領域とな
るウェハの厚みは数１０μｍ〜数μｍであるため、貼合
せ後一方のウェハの大部分を研磨除去しており、半導体
材料の利用率が極めて低く、コスト高の原因の１つとな
っている。
本発明の目的は、研磨によって除去する量を少なくし半
導体材料の利用率を高めることにより、コスト低減を画
ることにある。また、もう１つの目的は、貼合せた半導
体基板の湾曲やうねりを低減することにある。
導体材料の利用率を高めることにより、コスト低減を画
ることにある。また、もう１つの目的は、貼合せた半導
体基板の湾曲やうねりを低減することにある。
上記目的は、能動領域となる高品位の半導体材料のイン
ゴット又はブロックの端面を貼合せに適する状態に加工
し、−力士として支持台となるウェハの一主表面も貼合
せに適する状態に加工し、そして両者を密着させて熱処
理することにより貼合せ、その後、インゴット又はブロ
ックを所定の厚みに切断することにより達成される。
ゴット又はブロックの端面を貼合せに適する状態に加工
し、−力士として支持台となるウェハの一主表面も貼合
せに適する状態に加工し、そして両者を密着させて熱処
理することにより貼合せ、その後、インゴット又はブロ
ックを所定の厚みに切断することにより達成される。
従来のウェハとウェハを貼合せる方式及び支持台ウェハ
と能動領域となる半導体材料ブロックを貼合せた後切断
する方式の半導体材料の利用率を６′φＳｉ単結晶を例
に考えてみる。
と能動領域となる半導体材料ブロックを貼合せた後切断
する方式の半導体材料の利用率を６′φＳｉ単結晶を例
に考えてみる。
まず従来の方式では、
■ Ｓｉ単結晶
■ スライシング（ウェハ状とする。）■ 面取り
■ ラッピング、エツチング、ポリッシング（所定の厚
み（約５００μｍ）、所定の表面仕上げのウェハが完成
する。） ■ 支持台用のウェハとの貼合せ ■ ラッピング、エツチング、ポリッシング（デバイス
用の所定の厚み（数１０μｍ〜数μｍ）、所定の表面仕
上げの半導体基板が完成する。） ここにおいて、■で約４００μｍ、■で５０〜１００μ
ｍのカーフロスが発生し、長さ１ｍのインゴットから厚
５００μｍのウェハは約１０００枚しか作れない。更に
■で４５０〜５００μｒｎ除去され、合計約１ｍｍがデ
バイスに用いられることなく捨て去られる。
み（約５００μｍ）、所定の表面仕上げのウェハが完成
する。） ■ 支持台用のウェハとの貼合せ ■ ラッピング、エツチング、ポリッシング（デバイス
用の所定の厚み（数１０μｍ〜数μｍ）、所定の表面仕
上げの半導体基板が完成する。） ここにおいて、■で約４００μｍ、■で５０〜１００μ
ｍのカーフロスが発生し、長さ１ｍのインゴットから厚
５００μｍのウェハは約１０００枚しか作れない。更に
■で４５０〜５００μｒｎ除去され、合計約１ｍｍがデ
バイスに用いられることなく捨て去られる。
一方、本発明の方式では、
■ Ｓｉ単結晶インゴット
■ ラッピング、エツチング、ポリッシング（一端面を
貼合せに適する様加工する。）■ 支持台用のウェハと
の貼合せ ■ スライシング ■ ラッピング、エツチング、ポリッシング（デバイス
用の所定の厚み（数１０μｍ〜数μｍ）、所定の表面仕
上げの半導体基板が完成する。） Ｓｉ単結晶インゴットのスライス面は■の工程に続く。
貼合せに適する様加工する。）■ 支持台用のウェハと
の貼合せ ■ スライシング ■ ラッピング、エツチング、ポリッシング（デバイス
用の所定の厚み（数１０μｍ〜数μｍ）、所定の表面仕
上げの半導体基板が完成する。） Ｓｉ単結晶インゴットのスライス面は■の工程に続く。
ここにおいては、■で約３５〜７０μｍ（従来の方法に
比べて片面処理のためロスが少ない）、■で約４００μ
ｍ、■で約３５〜７０μｍ、合計約５００μｍのカーフ
ロスが発生するのみ゛で、従来法に比べて半導体インゴ
ットの捨て去る量は半減できる。
比べて片面処理のためロスが少ない）、■で約４００μ
ｍ、■で約３５〜７０μｍ、合計約５００μｍのカーフ
ロスが発生するのみ゛で、従来法に比べて半導体インゴ
ットの捨て去る量は半減できる。
また、支持台用ウェハとの貼合せをインゴットで実施す
るため、インゴットはウェハに比べて変形し難く、貼合
せによる湾曲やうねりはほとんど発生しない。
るため、インゴットはウェハに比べて変形し難く、貼合
せによる湾曲やうねりはほとんど発生しない。
以下、本発明の実施例を図面を用いて詳細に説明する。
失立舅よ
第１図はＳｉ集積回路用誘電体分離基板の製造工程の断
面模式図である。
面模式図である。
第１図（ａ）は、能動領域となるＳｉ単結晶のブロック
旦及び支持台となるＳｉウェハ封である。Ｓｉ単結晶ブ
ロック１０は、製法Ｃ７、導電型ｎ型、ドーパントリン
、抵抗率３０〜３５Ω・口、結晶面方位（１００）、直
径５′φである。
旦及び支持台となるＳｉウェハ封である。Ｓｉ単結晶ブ
ロック１０は、製法Ｃ７、導電型ｎ型、ドーパントリン
、抵抗率３０〜３５Ω・口、結晶面方位（１００）、直
径５′φである。
これはインゴットから両端を切断除去し、外周研削し、
オリエンテーションフラットを形成後、端面１１を超ミ
ラー仕上げしたものである。支持台となるＳｉウェハ葺
は、上記と同様のブロックから切断したもので、表面仕
上げは片面超ミラー仕上げ、厚み５００±５μｍである
。その後、１１５０℃、３．５時間水蒸気気流中で酸化
し表面に厚み１．５μｍの５ｉＯｚ膜２１を形成しであ
る。
オリエンテーションフラットを形成後、端面１１を超ミ
ラー仕上げしたものである。支持台となるＳｉウェハ葺
は、上記と同様のブロックから切断したもので、表面仕
上げは片面超ミラー仕上げ、厚み５００±５μｍである
。その後、１１５０℃、３．５時間水蒸気気流中で酸化
し表面に厚み１．５μｍの５ｉＯｚ膜２１を形成しであ
る。
第１図（ｂ）は、上記の両者↓立、主立を密着させ、支
持台ウェハ側から赤外線ランプ４０で。
持台ウェハ側から赤外線ランプ４０で。
約６５０’Ｃまで加熱して貼合せた状態を示す。
第１図（ｃ）はＳｉ単結晶ブロック旦を切断後、切断の
両面を超ミラー仕上げした状態を示す。
両面を超ミラー仕上げした状態を示す。
Ｓｉ単結晶ブロックの切断は、支持台ウェハの厚みを含
めて６００μｍの厚さに内周ブレードを用いてスライス
した。即ち能動領域となるＳｉ単結晶の厚みは１００μ
ｍである。その後、通常の方法で切断面をラッピング、
フッ酸硝酸の混合液によるエツチング、ミラーポリッシ
ングし、能動領域となるＳｉ単結晶層１２の厚みを３５
±２μｍとした。この時貼合せた半導体基板並の湾曲は
５μｍ以下である。またＳｉ単結晶ブロック上立の切断
面１１′も同様にラッピング、エツチング。
めて６００μｍの厚さに内周ブレードを用いてスライス
した。即ち能動領域となるＳｉ単結晶の厚みは１００μ
ｍである。その後、通常の方法で切断面をラッピング、
フッ酸硝酸の混合液によるエツチング、ミラーポリッシ
ングし、能動領域となるＳｉ単結晶層１２の厚みを３５
±２μｍとした。この時貼合せた半導体基板並の湾曲は
５μｍ以下である。またＳｉ単結晶ブロック上立の切断
面１１′も同様にラッピング、エツチング。
ミラーポリッシングして、次の支持台の貼合せに適応で
きる様にした。
きる様にした。
尖流孤又
集積化光デバイスに用いられるＳｉ単結晶上にＧａＡｓ
Ｍを形成した基板を作成した。
Ｍを形成した基板を作成した。
ＧａＡｓ単結晶インゴットは３温度水平ブリッジマン法
で成長させたもので、断面積２０ａＪの角形（Ｄ型）、
結晶方位＜１１１＞、ドーパントなし、エッチピット密
度Ｉ Ｘ １０’ｃａ−２である。端面は＃４０００の
カーボランダムで研磨後、５０〜７０℃の硫酸−過酸化
水素混合液を用いてメカノケミカルポリッシュ仕上げし
た。
で成長させたもので、断面積２０ａＪの角形（Ｄ型）、
結晶方位＜１１１＞、ドーパントなし、エッチピット密
度Ｉ Ｘ １０’ｃａ−２である。端面は＃４０００の
カーボランダムで研磨後、５０〜７０℃の硫酸−過酸化
水素混合液を用いてメカノケミカルポリッシュ仕上げし
た。
支持台用ウェハはＳｉ単結晶ウェハで、製法ＣＺ、結晶
方位（１００）、直径２′φ、厚み４５０μｍ２表面仕
上げ超ミラー仕上げである。
方位（１００）、直径２′φ、厚み４５０μｍ２表面仕
上げ超ミラー仕上げである。
次にＧａＡｓ単結晶インゴットのポリッシングした端面
と、支持台用Ｓｉ単結晶ウェハを密着させ、支持台用Ｓ
ｉ単結晶ウェハ側から赤外線ランプで約６００’Ｃに加
熱して貼合せた。
と、支持台用Ｓｉ単結晶ウェハを密着させ、支持台用Ｓ
ｉ単結晶ウェハ側から赤外線ランプで約６００’Ｃに加
熱して貼合せた。
ＧａＡｓ単結晶インゴットの切断は、加工ロスを少なく
するため、研磨剤として＃４０００のカーボランダムと
直径０．０８φ のワイヤソーを用いた。この時、Ｓｉ
単結晶ウェハの支持台に貼合せたＧ ａ Ａ ｓの厚み
は６０μｍである。
するため、研磨剤として＃４０００のカーボランダムと
直径０．０８φ のワイヤソーを用いた。この時、Ｓｉ
単結晶ウェハの支持台に貼合せたＧ ａ Ａ ｓの厚み
は６０μｍである。
ＧａＡｓの切断面は前記のインゴットの端面加工と同様
にメカノケミカルポリッシングした。これによりＧａＡ
ｓの厚みは１５±２μｍとした。
にメカノケミカルポリッシングした。これによりＧａＡ
ｓの厚みは１５±２μｍとした。
Ｇ ａ Ａ ｓは（１１０）に襞間面を有し非常に割れ
やすいため、通常ウェハとする時は５００〜７００μｍ
の厚みが必要であり、利用効率が悪い。
やすいため、通常ウェハとする時は５００〜７００μｍ
の厚みが必要であり、利用効率が悪い。
本発明では高価なＧ ａ Ａ ｓ単結晶インゴットの利
用率を著しく向上できる。
用率を著しく向上できる。
Ｓｉ半導体集積回路用誘電体分離基板、５ＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ） −Ｌ Ｓ Ｉ
、三次元素子、パワーデバイス、光−電気変換トランス
ジューサ等貼合せ半導体基板の用途は広く、低コスト化
が望まれている。
ｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ） −Ｌ Ｓ Ｉ
、三次元素子、パワーデバイス、光−電気変換トランス
ジューサ等貼合せ半導体基板の用途は広く、低コスト化
が望まれている。
本発明によれば、高価な半導体単結晶インゴットの利用
率を２倍以上に向上させることができ、貼合せ半導体基
板の低コスト化に大きく寄与できる。また、貼合せ工程
におけるウェハの湾曲も防止できる。
率を２倍以上に向上させることができ、貼合せ半導体基
板の低コスト化に大きく寄与できる。また、貼合せ工程
におけるウェハの湾曲も防止できる。
本発明の実施例においては、Ｓｉ単結晶インゴット（ブ
ロック）と酸化膜を形成したＳｉ単結晶ウェハ、ＧａＡ
ｓ単結晶インゴットとＳｉ単結晶ウェハの直接貼合せの
例を挙げたが、インゴットとして高価な化合物半導体、
支持台として一部能動素子を形成したウェハ、また貼合
せ方法として各種の無機・有機接着剤、金属鑞を用いる
ことも可能である。
ロック）と酸化膜を形成したＳｉ単結晶ウェハ、ＧａＡ
ｓ単結晶インゴットとＳｉ単結晶ウェハの直接貼合せの
例を挙げたが、インゴットとして高価な化合物半導体、
支持台として一部能動素子を形成したウェハ、また貼合
せ方法として各種の無機・有機接着剤、金属鑞を用いる
ことも可能である。
第１図は本発明の一実施例の工程を示す断面模式図であ
る。 １０・・・半導体インボッ１〜．１１・・・端面、２０
・・・支持台用ウェハ、３０・・・貼合せ半導体基板。
る。 １０・・・半導体インボッ１〜．１１・・・端面、２０
・・・支持台用ウェハ、３０・・・貼合せ半導体基板。
Claims (1)
- 【特許請求の範囲】 １、能動領域となる厚みの薄い半導体と主としてそれを
支える支持台の機能を有する厚みの厚いウェハの両者を
貼合せて成る半導体基板の製造方法において、 （１）能動領域を形成する半導体材料のインゴット又は
ブロックの一端面を貼合せに適する表面状態に加工する
工程、 （２）主として支持台となるウェハの一主表面を貼合せ
に適する表面状態に加工する工程、 （３）上記の両者を貼合せる工程、 （４）上記のインゴット又はブロックを所定の厚みに切
断し、切断面を加工する工程 から成ることを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25475288A JPH02102514A (ja) | 1988-10-12 | 1988-10-12 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25475288A JPH02102514A (ja) | 1988-10-12 | 1988-10-12 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102514A true JPH02102514A (ja) | 1990-04-16 |
Family
ID=17269388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25475288A Pending JPH02102514A (ja) | 1988-10-12 | 1988-10-12 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005533396A (ja) * | 2002-07-17 | 2005-11-04 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 特に光学、電子工学、または光電子工学における基板を製造する方法 |
-
1988
- 1988-10-12 JP JP25475288A patent/JPH02102514A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005533396A (ja) * | 2002-07-17 | 2005-11-04 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 特に光学、電子工学、または光電子工学における基板を製造する方法 |
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