JPH0210390B2 - - Google Patents
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- JPH0210390B2 JPH0210390B2 JP56074964A JP7496481A JPH0210390B2 JP H0210390 B2 JPH0210390 B2 JP H0210390B2 JP 56074964 A JP56074964 A JP 56074964A JP 7496481 A JP7496481 A JP 7496481A JP H0210390 B2 JPH0210390 B2 JP H0210390B2
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- Japan
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- circuit
- power supply
- data
- input signal
- memory circuit
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- 238000012360 testing method Methods 0.000 claims description 19
- 238000010998 test method Methods 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 230000007257 malfunction Effects 0.000 description 36
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/40—Testing power supplies
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、回路試験方式に関するものであり、
例えば記憶回路の電源電圧変動時の動作を試験す
るものである。
例えば記憶回路の電源電圧変動時の動作を試験す
るものである。
第１図は、記憶回路１のブロツク図を示す。第
１図において、記憶回路１はアドレスバツフア１
１とデータバツフア１２と記憶素子１３とより構
成され、読出し／書込み信号１３２の制御によ
り、アドレス信１１１で指定された記憶素子１３
の記憶番地にデータ信号１２１を記憶したり、記
憶データを出力信号１３１として取出す。１４１
は前記アドレスバツフア１１、データバツフア１
２及び記憶素子１３の動作に必要な電源を供給す
る電源線である。
１図において、記憶回路１はアドレスバツフア１
１とデータバツフア１２と記憶素子１３とより構
成され、読出し／書込み信号１３２の制御によ
り、アドレス信１１１で指定された記憶素子１３
の記憶番地にデータ信号１２１を記憶したり、記
憶データを出力信号１３１として取出す。１４１
は前記アドレスバツフア１１、データバツフア１
２及び記憶素子１３の動作に必要な電源を供給す
る電源線である。
第２図は、データバツフア１２の詳細な回路図
を示す。これはMOSトランジスタを使用した一
般的なフリツプフロツプタイプの回路である。
を示す。これはMOSトランジスタを使用した一
般的なフリツプフロツプタイプの回路である。
第３図は、データバツフア１２の動作状態を示
すタイミングチヤートである。電源線１４１に供
給される電圧が正常である場合の動作状態をＡ
に、電圧が変動した場合の動作状態をＢにす。
すタイミングチヤートである。電源線１４１に供
給される電圧が正常である場合の動作状態をＡ
に、電圧が変動した場合の動作状態をＢにす。
第２図，第３図において、まず電源電圧が正常
な場合の動作について説明する。時刻T4でデー
タ信号１２１がMOSトランジスタ１２０７のゲ
ート電位VREFより高い電位となつてMOSトラン
ジスタ１２０６のゲートに印加されると、データ
信号１２２―１の電位はMOSトランジスタ１２
０６，１２０１に導通比により第３図Ａの実線の
如き電位に、またデータ信号１２２―２の電位は
MOSトランジスタ１２０７，１２００の導通比
によつて第３図Ａの破線の如き電位に傾く。時刻
T4+t1でコントロール信号１２―１，１２―２が
第３図に示す極性で印加されると、MOSトラン
ジスタ１２０８が導通し、MOSトランジスタ１
２０４，１２０５が活性化され、MOSトランジ
スタ１２０４が急速にOFF、MOSトランジスタ
１２０５が急速にONとなり、フリツプフロツプ
作用によりデータ信号１２１が正しく保持され
る。
な場合の動作について説明する。時刻T4でデー
タ信号１２１がMOSトランジスタ１２０７のゲ
ート電位VREFより高い電位となつてMOSトラン
ジスタ１２０６のゲートに印加されると、データ
信号１２２―１の電位はMOSトランジスタ１２
０６，１２０１に導通比により第３図Ａの実線の
如き電位に、またデータ信号１２２―２の電位は
MOSトランジスタ１２０７，１２００の導通比
によつて第３図Ａの破線の如き電位に傾く。時刻
T4+t1でコントロール信号１２―１，１２―２が
第３図に示す極性で印加されると、MOSトラン
ジスタ１２０８が導通し、MOSトランジスタ１
２０４，１２０５が活性化され、MOSトランジ
スタ１２０４が急速にOFF、MOSトランジスタ
１２０５が急速にONとなり、フリツプフロツプ
作用によりデータ信号１２１が正しく保持され
る。
しかし、第３図Ｂに示す如く、時刻T4以前か
らデータ信号１２２―１，１２２―２を出力する
各節点の電位が何等かの要因により同電位となら
ず、データ信号１２２―１の節点側がデータ信号
１２２―２の節点側より高い電位になつた場合
は、MOSトランジスタ１２０６で強く電位を下
げようとしても、元々その電位が高い為、時刻
T4+t1になつてもデータ信号１２２―１の電位が
データ信号１２２―２の電位以下に下りきらない
で、コントロール信号１２―１，１２―２が
MOSトランジスタ１２０８，１２００，１２０
１に印加されると、MOSトランジスタ１２０４
はOFFとならずONに、MOSトランジスタ１２
０５はONとならずOFFに誤動作する。
らデータ信号１２２―１，１２２―２を出力する
各節点の電位が何等かの要因により同電位となら
ず、データ信号１２２―１の節点側がデータ信号
１２２―２の節点側より高い電位になつた場合
は、MOSトランジスタ１２０６で強く電位を下
げようとしても、元々その電位が高い為、時刻
T4+t1になつてもデータ信号１２２―１の電位が
データ信号１２２―２の電位以下に下りきらない
で、コントロール信号１２―１，１２―２が
MOSトランジスタ１２０８，１２００，１２０
１に印加されると、MOSトランジスタ１２０４
はOFFとならずONに、MOSトランジスタ１２
０５はONとならずOFFに誤動作する。
この為、データ信号１２１が正しくデータブツ
フアに印加されても、誤つて記憶素子１３に送信
され、記憶回路１は誤つたデータを記憶し、誤動
作することになる。なお次のサイクルから誤動作
が生じないのは第３図Ｂより明らかである。
フアに印加されても、誤つて記憶素子１３に送信
され、記憶回路１は誤つたデータを記憶し、誤動
作することになる。なお次のサイクルから誤動作
が生じないのは第３図Ｂより明らかである。
次にデータ信号１２２―１，１２２―２を出力
する節点の電位が同一とならない要因について説
明する。記憶回路１の電源線１４１に印加される
電圧が、第４図に示す如くオーバシユートを生じ
た場合（実使用状態では、この様な状態は電源リ
ツプル、負荷変動等により発生する可能性は大で
ある。）時刻T0〜T2はMOSトランジスタ１２０
１〜１２０３は導通状態を保つているので、これ
らMOSトランジスタの電圧降下分ΔVだけ低い電
位にデータ信号１２２―１，１２２―２の各節点
が追従する。しかし時刻T2以降の如く、電源線
１４１の電位がV1からV2に急激に下るとMOSト
ランジスタ１２００〜１２０３はOFF状態とな
り、データ信号１２２―１，１２２―２を出力す
る各節点の電位は浮遊容量１２１０，１２０９で
放電され、最終的にはどちらの電位も電源線１４
１の電位V2よりΔVだけ低い電位に落ちつく。し
かし浮遊容量１２０９，１２１０はデータバツフ
アの製造時のマスクのバラツキによつて同一とな
らぬ場合があり、この場合は放電の時定数が異な
ることになり、データ信号１２２―１，１２２―
２を出力する各節点の電位は、各々第４図の実
線，破線に示す如くなる。ここで、第４図の時刻
T4の状態は第３図Ｂの時刻T4の状態と一致する。
データ信号１２２―１，１２２―２を出力する各
節点間の電位差が小さい場合は、フリツプフロツ
プの回路マージンがある為誤動作は発生しない
が、電位差が回路マージンを超えた場合（時刻
T3′からT5迄の期間Ｔ）は、誤動作が発生する。
期間T′は電位差発生領域、Ｔは誤動作領域であ
る。
する節点の電位が同一とならない要因について説
明する。記憶回路１の電源線１４１に印加される
電圧が、第４図に示す如くオーバシユートを生じ
た場合（実使用状態では、この様な状態は電源リ
ツプル、負荷変動等により発生する可能性は大で
ある。）時刻T0〜T2はMOSトランジスタ１２０
１〜１２０３は導通状態を保つているので、これ
らMOSトランジスタの電圧降下分ΔVだけ低い電
位にデータ信号１２２―１，１２２―２の各節点
が追従する。しかし時刻T2以降の如く、電源線
１４１の電位がV1からV2に急激に下るとMOSト
ランジスタ１２００〜１２０３はOFF状態とな
り、データ信号１２２―１，１２２―２を出力す
る各節点の電位は浮遊容量１２１０，１２０９で
放電され、最終的にはどちらの電位も電源線１４
１の電位V2よりΔVだけ低い電位に落ちつく。し
かし浮遊容量１２０９，１２１０はデータバツフ
アの製造時のマスクのバラツキによつて同一とな
らぬ場合があり、この場合は放電の時定数が異な
ることになり、データ信号１２２―１，１２２―
２を出力する各節点の電位は、各々第４図の実
線，破線に示す如くなる。ここで、第４図の時刻
T4の状態は第３図Ｂの時刻T4の状態と一致する。
データ信号１２２―１，１２２―２を出力する各
節点間の電位差が小さい場合は、フリツプフロツ
プの回路マージンがある為誤動作は発生しない
が、電位差が回路マージンを超えた場合（時刻
T3′からT5迄の期間Ｔ）は、誤動作が発生する。
期間T′は電位差発生領域、Ｔは誤動作領域であ
る。
この誤動作を検出する試験を行なうには、すく
なくとも電源線１４１の電位が下る時刻T2から
データ信号１２２―１，１２２―２を出力する各
節点の電位がV2に落着く時刻T6迄の期間T′中に、
データバツフアを動作させてみる必要がある。す
なわち、この期間記憶回路１に対して書込み、読
出し動作を実行して、出力信号１３１が期待デー
タと一致しているかを試験すれば良いのである。
なくとも電源線１４１の電位が下る時刻T2から
データ信号１２２―１，１２２―２を出力する各
節点の電位がV2に落着く時刻T6迄の期間T′中に、
データバツフアを動作させてみる必要がある。す
なわち、この期間記憶回路１に対して書込み、読
出し動作を実行して、出力信号１３１が期待デー
タと一致しているかを試験すれば良いのである。
第５図は、従来の試験する方式のブロツク図を
示す。第５図において、３は記憶回路１への入力
信号を発生する入力信号発生回路であり、これは
プログラム記憶式制御回路２により制御される。
電源回路４はプログラム記憶式制御回路２からは
制御されておらず、記憶回路１の試験に先立ち、
手動等で立上げ、電源線１４１より記憶回路１内
に給電しておく。記憶回路１内に給電する電源電
圧を変動させるには、ノイズ発生器６を追加して
電源線１４１に結合し、ノイズ電圧６１を重畳さ
せることにより行なう。
示す。第５図において、３は記憶回路１への入力
信号を発生する入力信号発生回路であり、これは
プログラム記憶式制御回路２により制御される。
電源回路４はプログラム記憶式制御回路２からは
制御されておらず、記憶回路１の試験に先立ち、
手動等で立上げ、電源線１４１より記憶回路１内
に給電しておく。記憶回路１内に給電する電源電
圧を変動させるには、ノイズ発生器６を追加して
電源線１４１に結合し、ノイズ電圧６１を重畳さ
せることにより行なう。
しかしこのような従来の試験方法では、記憶回
路１に供給する入力信号１とノイズ電圧６１が互
いに非同期で発生しており、この為、第４図に示
す互動作領域Ｔはおろか電位差発生領域T′にも
入力信号３１が供給される保証がない。
路１に供給する入力信号１とノイズ電圧６１が互
いに非同期で発生しており、この為、第４図に示
す互動作領域Ｔはおろか電位差発生領域T′にも
入力信号３１が供給される保証がない。
第６図は、従来の試験方法での動作を示すタイ
ミングチヤートである。時刻T2に入力信号３１
が加わつて、Ｗでデータ“０”を記憶回路１に書
込み、Ｒで読出しを行なつた場合は、誤動作領域
Ｔ以前である為、データ“０”は“０”として正
しく記憶回路１に書込まれ、誤動作は生じない。
また時刻T9に入力信号３１が加わつた場合は、
誤動作領域Ｔ内である為、データバツフアの誤動
作によりＷでデータ“１”が“１”として正しく
記憶回路１に書込めず、次のＲで“０”が出力信
号１３１として読出され、出力比較回路５におい
て、もう一方の入力である期待データ２１の
“１”と不一致が生じ、エラー信号５１が出力さ
れ誤動作が検出される。
ミングチヤートである。時刻T2に入力信号３１
が加わつて、Ｗでデータ“０”を記憶回路１に書
込み、Ｒで読出しを行なつた場合は、誤動作領域
Ｔ以前である為、データ“０”は“０”として正
しく記憶回路１に書込まれ、誤動作は生じない。
また時刻T9に入力信号３１が加わつた場合は、
誤動作領域Ｔ内である為、データバツフアの誤動
作によりＷでデータ“１”が“１”として正しく
記憶回路１に書込めず、次のＲで“０”が出力信
号１３１として読出され、出力比較回路５におい
て、もう一方の入力である期待データ２１の
“１”と不一致が生じ、エラー信号５１が出力さ
れ誤動作が検出される。
以上の如き従来の試験方式において、入力信号
３１を誤動作領域Ｔ内に印加する為には、入力信
号３１の発生間隔TWRと、電源線１４１に重畳さ
せるノイズ電圧の発生間隔TNとをお互い可変さ
せなければならない。しかし、この様にしても、
入力信号３１を正確に誤動作領域Ｔ内に発生させ
る保証は不可能であり、たまたま誤動作領域Ｔ内
に入力信号３１が遭遇し誤動作が検出されても、
これは誤動作があつたという現象のみが確認でき
るだけで、ノイズ電圧６１に対して誤動作領域Ｔ
がどこに存在するが、定量的かつ再現性のある試
験ができないという問題がある。
３１を誤動作領域Ｔ内に印加する為には、入力信
号３１の発生間隔TWRと、電源線１４１に重畳さ
せるノイズ電圧の発生間隔TNとをお互い可変さ
せなければならない。しかし、この様にしても、
入力信号３１を正確に誤動作領域Ｔ内に発生させ
る保証は不可能であり、たまたま誤動作領域Ｔ内
に入力信号３１が遭遇し誤動作が検出されても、
これは誤動作があつたという現象のみが確認でき
るだけで、ノイズ電圧６１に対して誤動作領域Ｔ
がどこに存在するが、定量的かつ再現性のある試
験ができないという問題がある。
そこで本発明の目的とするところは、前記の如
き従来の問題点を除去するものであり、電源線の
電圧変動時刻からの誤動作領域を定量的の測定
し、再現性のある回路試験方式を提供することに
ある。
き従来の問題点を除去するものであり、電源線の
電圧変動時刻からの誤動作領域を定量的の測定
し、再現性のある回路試験方式を提供することに
ある。
本発明の特徴とするところは、被試験回路に供
給する入力信号と電源電圧とを一定の時間関係を
持たせて発生させるところにある。
給する入力信号と電源電圧とを一定の時間関係を
持たせて発生させるところにある。
次に本発明の実施例につき図面を用いて詳細に
説明明する。
説明明する。
第７図は、本発明の一実施例である回路試験方
式のブロツク図である。第５図と同じものには同
じ番号を付してある。なお、この場合の電源回路
４は、入力信号発生回路３と同様に、プログラム
記憶式制御回路２の出力信号である電源信号２３
により制御する。
式のブロツク図である。第５図と同じものには同
じ番号を付してある。なお、この場合の電源回路
４は、入力信号発生回路３と同様に、プログラム
記憶式制御回路２の出力信号である電源信号２３
により制御する。
第８図は本発明による回路試験方式での動作状
態を示すタイミングチヤートである。第８図にお
いて、入力信号３１が電源信号２３に対して、
t1，t1＋Δt，t1＋2Δt後…という位相関係で発生
される。t1，Δtを細かくして順次記憶回路１を動
作させることにより、電源線１４１の電圧変動時
刻からの誤動作領域Ｔを正確に把握することが可
能となる。また電源信号２３に、電源電圧振幅値
を制御する機能も持たせることによりノイズ電圧
振幅に追随して変化する誤動作領域Ｔも定量的に
把握することができる。
態を示すタイミングチヤートである。第８図にお
いて、入力信号３１が電源信号２３に対して、
t1，t1＋Δt，t1＋2Δt後…という位相関係で発生
される。t1，Δtを細かくして順次記憶回路１を動
作させることにより、電源線１４１の電圧変動時
刻からの誤動作領域Ｔを正確に把握することが可
能となる。また電源信号２３に、電源電圧振幅値
を制御する機能も持たせることによりノイズ電圧
振幅に追随して変化する誤動作領域Ｔも定量的に
把握することができる。
第９図は、記憶回路１の誤動作領域を検出する
に有効な入力信号３１と電源線１４１の電圧との
位相関係を示すテストパターンの一例である。
に有効な入力信号３１と電源線１４１の電圧との
位相関係を示すテストパターンの一例である。
Ａは、データ信号“１”が記憶回路１内に正し
く“１”として書込めないという誤動作と、記憶
回路１の最初の０番地を正しく選択できぬ誤動作
の２つを検出するものである。Ｂは、データ信号
“０”が記憶回路１内に正しく“０”として書込
めないという誤動作と、記憶回路１の最終番地Ｎ
を正しく選択できぬ誤動作の２つを検出するもの
である。これらのＡとＢを実施することによりデ
ータバツフア，アドレスバツフアの全誤動作が検
出できる。
く“１”として書込めないという誤動作と、記憶
回路１の最初の０番地を正しく選択できぬ誤動作
の２つを検出するものである。Ｂは、データ信号
“０”が記憶回路１内に正しく“０”として書込
めないという誤動作と、記憶回路１の最終番地Ｎ
を正しく選択できぬ誤動作の２つを検出するもの
である。これらのＡとＢを実施することによりデ
ータバツフア，アドレスバツフアの全誤動作が検
出できる。
第９図Ａについて詳細に説明すると、電源線１
４１の電圧が高い時刻に、記憶回路１の０番地か
ら最終番地Ｎ迄順番にデータ“０”を書込んでお
く。次に電源線１４１の電圧を低くした後時刻ｔ
で記憶回路１の０番地にデータ“１”を書込み、
その後、記憶回路１の全番地にわたつて読出しを
実施するものである。この様にすると、記憶回路
１のデータバツフアで電源線１４１の電圧を急激
に低下させることによつて誤動作が発生し、デー
タ“１”が正しく書込めなかつた場合は、電源線
１４１の電圧が高かつた時に書込んだデータ
“０”が記憶回路１の０番地に残つているので、
期待データ“１”とは異なつたデータ“０”が読
出され、データバツフアの“１”の誤動作が検出
される。
４１の電圧が高い時刻に、記憶回路１の０番地か
ら最終番地Ｎ迄順番にデータ“０”を書込んでお
く。次に電源線１４１の電圧を低くした後時刻ｔ
で記憶回路１の０番地にデータ“１”を書込み、
その後、記憶回路１の全番地にわたつて読出しを
実施するものである。この様にすると、記憶回路
１のデータバツフアで電源線１４１の電圧を急激
に低下させることによつて誤動作が発生し、デー
タ“１”が正しく書込めなかつた場合は、電源線
１４１の電圧が高かつた時に書込んだデータ
“０”が記憶回路１の０番地に残つているので、
期待データ“１”とは異なつたデータ“０”が読
出され、データバツフアの“１”の誤動作が検出
される。
また、記憶回路１のアドレスバツフア１１が電
源線１４１の電圧を急激に低下することによつて
誤動作が発生し、記憶回路１の０番地にデータ
“１”を書込むことができず、例えば記憶回路の
Ｎ番地にデータ“１”を書込んだとすると、読出
しを実行した場合記憶回路１の０番地からは、電
源電圧が高い時に書込んでおいたデータ“０”が
読出されるので、このデータ“０”が記憶回路１
より出力信号１３１として現われ、出力比較回路
５において期待データ２１の“０”と異なつてい
ることが検出され、アドレスバツフア１１の
“０”が“１”に誤動作することが検出される。
源線１４１の電圧を急激に低下することによつて
誤動作が発生し、記憶回路１の０番地にデータ
“１”を書込むことができず、例えば記憶回路の
Ｎ番地にデータ“１”を書込んだとすると、読出
しを実行した場合記憶回路１の０番地からは、電
源電圧が高い時に書込んでおいたデータ“０”が
読出されるので、このデータ“０”が記憶回路１
より出力信号１３１として現われ、出力比較回路
５において期待データ２１の“０”と異なつてい
ることが検出され、アドレスバツフア１１の
“０”が“１”に誤動作することが検出される。
第９図Ｂでは、前記Ａのデータが逆の場合の誤
動作を検出することができることは容易に推察さ
れるので説明は省略する。なお図内の矢印は動作
させる番地の順番を示す。
動作を検出することができることは容易に推察さ
れるので説明は省略する。なお図内の矢印は動作
させる番地の順番を示す。
第１０図は、被試験回路である記憶回路１がリ
フレツシユを必要とするダイナミツクタイプの場
合のテストパターンの一例を示したもので、入力
信号３１の中に、リフレツシユ動作の起動を行な
う信号RNFを、電源線１４１の電圧を急激に低
下してから書込み動作Ｗ迄の間に挿入し、リフレ
ツシユ動作による記憶回路１内のノイズ増加によ
り、アドレスバツフア，データバツフアの誤動作
が増減する影響を把握するものである。
フレツシユを必要とするダイナミツクタイプの場
合のテストパターンの一例を示したもので、入力
信号３１の中に、リフレツシユ動作の起動を行な
う信号RNFを、電源線１４１の電圧を急激に低
下してから書込み動作Ｗ迄の間に挿入し、リフレ
ツシユ動作による記憶回路１内のノイズ増加によ
り、アドレスバツフア，データバツフアの誤動作
が増減する影響を把握するものである。
第１１図は、電源線１４１の電圧が低電位から
高電位に急激に変化した場合の誤動作を検出する
テストパターンである。
高電位に急激に変化した場合の誤動作を検出する
テストパターンである。
以上、本発明を記憶回路を例にとり説明した
が、他の電子回路に応用できることはもちろんで
ある。
が、他の電子回路に応用できることはもちろんで
ある。
本発明は、以上述べた如き回路試験方式であ
り、電源線の制御に対応させて入力信号の制御を
一定の時間関係で行なうので、電源線の電圧変動
によつて生じる誤動作を定量的に検出することが
できる。
り、電源線の制御に対応させて入力信号の制御を
一定の時間関係で行なうので、電源線の電圧変動
によつて生じる誤動作を定量的に検出することが
できる。
第１図は、記憶回路のブロツク図、第２図は記
憶回路内のデータバツフアの回路図、第３図及び
第４図は、その動作内容を示すタイミングチヤー
ト、第５図は、従来の試験方式のブロツク図、第
６図は、その動作を示すタイミングチヤート、第
７図は、本発明による回路試験方式のブロツク
図、第８図及び第９図は、それぞれその動作を示
すタイミングチヤート、テストパターンを示す
図、第１０図及び第１１図は、他の応用例である
テストパターンを示す図である。 図において、１…記憶回路、２…プログラム記
憶式制御回路、３…入力信号発生回路、４…電源
回路、５…出力比較回路。
憶回路内のデータバツフアの回路図、第３図及び
第４図は、その動作内容を示すタイミングチヤー
ト、第５図は、従来の試験方式のブロツク図、第
６図は、その動作を示すタイミングチヤート、第
７図は、本発明による回路試験方式のブロツク
図、第８図及び第９図は、それぞれその動作を示
すタイミングチヤート、テストパターンを示す
図、第１０図及び第１１図は、他の応用例である
テストパターンを示す図である。 図において、１…記憶回路、２…プログラム記
憶式制御回路、３…入力信号発生回路、４…電源
回路、５…出力比較回路。
Claims (1)
- １ 電子回路の動作を試験する回路試験方式にお
いて、前記電子回路への入力信号を発生する入力
信号発生回路と、前記電子回路１の電源を供給す
る電源回路と、前記電子回路からの出力信号を前
記入力信号発生回路の入力信号と比較する出力比
較回路と、前記入力信号発生回路、電源回路、出
力比較回路を制御する制御回路を具備し、電子回
路の試験に必要な入力信号と当該入力信号の発生
時刻に対応させて電源電圧を規定したテストパタ
ーンをあらかじめ制御回路に記憶させ、電子回路
への入力信号と電源を所定の時間関係を保たせて
電子回路に供給して電子回路を試験することを特
徴とする回路試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56074964A JPS57190276A (en) | 1981-05-20 | 1981-05-20 | Circuit testing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56074964A JPS57190276A (en) | 1981-05-20 | 1981-05-20 | Circuit testing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57190276A JPS57190276A (en) | 1982-11-22 |
| JPH0210390B2 true JPH0210390B2 (ja) | 1990-03-07 |
Family
ID=13562490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56074964A Granted JPS57190276A (en) | 1981-05-20 | 1981-05-20 | Circuit testing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57190276A (ja) |
-
1981
- 1981-05-20 JP JP56074964A patent/JPS57190276A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57190276A (en) | 1982-11-22 |
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