JPH02104026A - 高速デジタル・アナログ・コンバータ - Google Patents
高速デジタル・アナログ・コンバータInfo
- Publication number
- JPH02104026A JPH02104026A JP1148210A JP14821089A JPH02104026A JP H02104026 A JPH02104026 A JP H02104026A JP 1148210 A JP1148210 A JP 1148210A JP 14821089 A JP14821089 A JP 14821089A JP H02104026 A JPH02104026 A JP H02104026A
- Authority
- JP
- Japan
- Prior art keywords
- dac
- pmos
- voltage
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
光匪旦宜１
（発明の分野）
本発明は、デジタルからアナログへのコンバータ（ＤＡ
Ｃ）に関するもので、とりわけ、単チップアナログＩ１
０システムの一部として使用するに適したモノリシック
コンバータに関スるもので、マイクロプロセッサ−とア
ナログ素子との間の完壁なインターフェイスを提供する
。
Ｃ）に関するもので、とりわけ、単チップアナログＩ１
０システムの一部として使用するに適したモノリシック
コンバータに関スるもので、マイクロプロセッサ−とア
ナログ素子との間の完壁なインターフェイスを提供する
。
本発明は、高速化、エラー低減等コンバータの性能を改
良する。
良する。
（従来技術）
ここ何年かの間にいろいろなりＡＣが提案され、ものに
よっては広く使用されるようになった。個別トランジス
ターを使った初期のコンバータの例として、米国特許第
３，８８５，０４５号（Ｐａｓｔｏｒ Ｉｚａ ）に開
示のものがある。このコンバータではＰＮＰ電流源トラ
ンジスタがＲ／２Ｒのはしご形回路網を駆動する。つま
り、トランジスターの電流源が各トランジスター・エミ
ッターに接続したコード制御の回路でオンからオフに切
替えられる。米国特許 第３，９６１，３２８（ｃｒａ
ｖｅｎ）で開示するＩＣコンバータは、電流源トランジ
スターの電流を加算バスか接地ラインへ導（ために一対
のバイポーラ差動スイッチを使用する。ここでは電流源
トランジスターのエミッタの面積が各ビット電流の強さ
に比例している。
よっては広く使用されるようになった。個別トランジス
ターを使った初期のコンバータの例として、米国特許第
３，８８５，０４５号（Ｐａｓｔｏｒ Ｉｚａ ）に開
示のものがある。このコンバータではＰＮＰ電流源トラ
ンジスタがＲ／２Ｒのはしご形回路網を駆動する。つま
り、トランジスターの電流源が各トランジスター・エミ
ッターに接続したコード制御の回路でオンからオフに切
替えられる。米国特許 第３，９６１，３２８（ｃｒａ
ｖｅｎ）で開示するＩＣコンバータは、電流源トランジ
スターの電流を加算バスか接地ラインへ導（ために一対
のバイポーラ差動スイッチを使用する。ここでは電流源
トランジスターのエミッタの面積が各ビット電流の強さ
に比例している。
また米国特許第４，３２３，７９５号（Ｈｏｌｌｏｗａ
ｙ他）は前出の第３，６８５，０４５特許の個別コンバ
ータと設定がやや似たモノリシックなりＡＣであり、こ
こではＰＷＰ ）ランジスタ電流源がＲ／２Ｒはしご形
回路網を直接駆動し、トランジスタ・エミッタに接続し
た回路でオンとオフを切りかえる。
ｙ他）は前出の第３，６８５，０４５特許の個別コンバ
ータと設定がやや似たモノリシックなりＡＣであり、こ
こではＰＷＰ ）ランジスタ電流源がＲ／２Ｒはしご形
回路網を直接駆動し、トランジスタ・エミッタに接続し
た回路でオンとオフを切りかえる。
多くの場合上記の従来技術特許は効果的に機能するが、
より先端的な技術に応用すると性能が重要な点で劣って
いることがわかった。とりわけ、マイクロプロセッサ−
をベースとするデータ収集システムの高速インターフェ
ースの−部分として使った場合に欠陥が著しい。本発明
の主たる目的は、従来設計に重要な改良を加えた、とり
わけ速度やエラー発生率等の運転特性について重要な改
良を加えたデジタルからアナログへのコンバータを提供
することにある。
より先端的な技術に応用すると性能が重要な点で劣って
いることがわかった。とりわけ、マイクロプロセッサ−
をベースとするデータ収集システムの高速インターフェ
ースの−部分として使った場合に欠陥が著しい。本発明
の主たる目的は、従来設計に重要な改良を加えた、とり
わけ速度やエラー発生率等の運転特性について重要な改
良を加えたデジタルからアナログへのコンバータを提供
することにある。
光旦ｆｌ歴
以下に詳細に記載する本発明の好ましい一実施例におい
て、デジタルからアナログへのコンバーターは、連続し
て等価の出力電流を発生する電流源をもつ、複数の同一
の高速ＤＡＣセルを含む。電流源はＰＮＰ トランジス
ターであり、これらのトランジスターは出力電流が同一
でありエミッタサイズが最小で、せまいダイ面積を有し
、高速で機能することができる。
て、デジタルからアナログへのコンバーターは、連続し
て等価の出力電流を発生する電流源をもつ、複数の同一
の高速ＤＡＣセルを含む。電流源はＰＮＰ トランジス
ターであり、これらのトランジスターは出力電流が同一
でありエミッタサイズが最小で、せまいダイ面積を有し
、高速で機能することができる。
電源電流はＰＭＯＳスイッチにより接地か又はＲ／２Ｒ
はしご形回路網上の対応するノードに切替えられる。配
線は、接地（基準）線と電圧供給線の合計電流が、入力
コードと無関係に一定の値に保持されるようにしている
。ＰＭＯＳスイッチは飽和状態にしておき、はしご形回
路網で電圧が変化しても電流源トランジスタの電圧の変
化が最少限にとどまるようにするのが有効である。また
ＰＭＯＳスイッチを制御してメークやビフォア・ブレー
ク・シーケンスを与えるようにすれば、コード変化によ
る電流源トランジスターの電圧変化を更に減少すること
ができ、ひいてはＤＡＣ出力の変化をさらに軽減するこ
とができる。
はしご形回路網上の対応するノードに切替えられる。配
線は、接地（基準）線と電圧供給線の合計電流が、入力
コードと無関係に一定の値に保持されるようにしている
。ＰＭＯＳスイッチは飽和状態にしておき、はしご形回
路網で電圧が変化しても電流源トランジスタの電圧の変
化が最少限にとどまるようにするのが有効である。また
ＰＭＯＳスイッチを制御してメークやビフォア・ブレー
ク・シーケンスを与えるようにすれば、コード変化によ
る電流源トランジスターの電圧変化を更に減少すること
ができ、ひいてはＤＡＣ出力の変化をさらに軽減するこ
とができる。
ま い の曾 ロ
添付図面を参照すると、本発明にかかるデジタル／アナ
ログコンバータは、同一ＤＡＣセルのグループ、ＩＯＡ
、 ｌ０Ｂ１１０ｃより成る。図ではＤＡＣの最上ビッ
トから三つ目までのセルしか示していないが、目的の用
途によってはコンバータは少なくとも入力コードを８ビ
ット扱うことのできる能力をもち、この場合台ビットに
つきＤＡＣセル１０が１ケずつつく。各ＤＡＣセルは連
続する入力コードを記憶する入力レジスター１２からデ
ータビット信号（ＤＢ７．ＤＢθ。
ログコンバータは、同一ＤＡＣセルのグループ、ＩＯＡ
、 ｌ０Ｂ１１０ｃより成る。図ではＤＡＣの最上ビッ
トから三つ目までのセルしか示していないが、目的の用
途によってはコンバータは少なくとも入力コードを８ビ
ット扱うことのできる能力をもち、この場合台ビットに
つきＤＡＣセル１０が１ケずつつく。各ＤＡＣセルは連
続する入力コードを記憶する入力レジスター１２からデ
ータビット信号（ＤＢ７．ＤＢθ。
・・・等）を受信する。
ＤＡＣセルｌＯはそれぞれ、エミッタと電圧供給ライン
ＶｌｌＩｌ（たとえば＋５ボルト）との間に接続したレ
ジスター１６をもつＰＮＰ ）ランジスタ電流源１４か
ら成る。ＰＮＰベースは共通線１８に接続しているが、
この共通線は公知の様式で配された演算アンプ２０によ
り駆動されてｖ０線とベース線１８との間の差を制御し
て、他のＰＮＰトランジスタと同様である基準トランジ
スタ２２を通る電流を一定に維持する。演算アンプ２０
の入力は、従来形のバンドギャップ電圧源（図示せず）
から好ましい実施例中に引出された（好ましくは１．２
５ボルトの）基準電圧を与えられる。このアンプ入力に
は基準エミッタ・レジスタ３０を通る、反対の電圧も与
えられる。
ＶｌｌＩｌ（たとえば＋５ボルト）との間に接続したレ
ジスター１６をもつＰＮＰ ）ランジスタ電流源１４か
ら成る。ＰＮＰベースは共通線１８に接続しているが、
この共通線は公知の様式で配された演算アンプ２０によ
り駆動されてｖ０線とベース線１８との間の差を制御し
て、他のＰＮＰトランジスタと同様である基準トランジ
スタ２２を通る電流を一定に維持する。演算アンプ２０
の入力は、従来形のバンドギャップ電圧源（図示せず）
から好ましい実施例中に引出された（好ましくは１．２
５ボルトの）基準電圧を与えられる。このアンプ入力に
は基準エミッタ・レジスタ３０を通る、反対の電圧も与
えられる。
演算アンプ２０は、ベース線１８の電圧を自動的に調整
して基準レジスタ３Ｇを通る電流が一定であるようにす
る。（この実施例では１２５μａ）こうして調整された
ベース線電圧は、他のトランジスタ１４を通る電流を上
記に対応して一定に維持する（この実施例の場合は同じ
り１２５μａ）。
して基準レジスタ３Ｇを通る電流が一定であるようにす
る。（この実施例では１２５μａ）こうして調整された
ベース線電圧は、他のトランジスタ１４を通る電流を上
記に対応して一定に維持する（この実施例の場合は同じ
り１２５μａ）。
電流源のスケーリングの必要がないため、バイポーラト
ランジスタは全てエミッターの大きさが最小ですみ、せ
まいダイ面積で高速が得られる。さらに、供給電圧線Ｖ
ＤＤと接地線（ＡＧＮＤ）を通る電流もＤＡＣコードと
関係なく一定に保たれるので、金属の抵抗低下によって
生ずるエラーを最小限にとどめることができる。
ランジスタは全てエミッターの大きさが最小ですみ、せ
まいダイ面積で高速が得られる。さらに、供給電圧線Ｖ
ＤＤと接地線（ＡＧＮＤ）を通る電流もＤＡＣコードと
関係なく一定に保たれるので、金属の抵抗低下によって
生ずるエラーを最小限にとどめることができる。
ＰＮＰ トランジスタ１４のコレクタは、番号３２で示
される一連のスイッチ手段の各々の入力端部に接続して
いる。各スイッチ手段は、ソース電極が接続されてスイ
ッチ手段の入力端子を形成しドレイン電極がスイッチの
出力端子として働くような、一対のＰ−チャンネル（Ｐ
ＭＯ８）カスコードスイッチ３４．３Ｂから成る。一対
のＰＭＯＳスイッチ３４．３Ｇのゲートは、たとえば第
一ＤＡＣセルＩＯＡ用に詳細に示すように、ＭＯＳスイ
ッチコントロール制御回路３８により制御される。この
回路は入力レジスタ１２からの各デ−タビットに反応し
て、一つのデータビットロジックステートにたいして一
方のスイッチ３４をオンにし他方のスイッチ３６をオフ
とし、他のロジックステートにたいしては反対のことを
する。
される一連のスイッチ手段の各々の入力端部に接続して
いる。各スイッチ手段は、ソース電極が接続されてスイ
ッチ手段の入力端子を形成しドレイン電極がスイッチの
出力端子として働くような、一対のＰ−チャンネル（Ｐ
ＭＯ８）カスコードスイッチ３４．３Ｂから成る。一対
のＰＭＯＳスイッチ３４．３Ｇのゲートは、たとえば第
一ＤＡＣセルＩＯＡ用に詳細に示すように、ＭＯＳスイ
ッチコントロール制御回路３８により制御される。この
回路は入力レジスタ１２からの各デ−タビットに反応し
て、一つのデータビットロジックステートにたいして一
方のスイッチ３４をオンにし他方のスイッチ３６をオフ
とし、他のロジックステートにたいしては反対のことを
する。
ＰＭＯＳスイッチ３４．３Ｂの各対は、電流を導き、対
応するＰＮＰ電流源よりのコレクタ電流を基準線４０（
接地であるのが普通）と番号４４で示されるＲ／２Ｒは
しご形回路網中の対応するノード４２とへ交互にふりわ
ける働きをする。電流源１４からの電流がＰＭＯＳスイ
ッチにより接地からはしご形回路網へ切りかえられると
、はしご形回路網よりの出力電圧が対応する量だけ出力
線４６において増加する。増加の度合は、その時に高く
なったデータのバイナリ−な評価で決定される。
応するＰＮＰ電流源よりのコレクタ電流を基準線４０（
接地であるのが普通）と番号４４で示されるＲ／２Ｒは
しご形回路網中の対応するノード４２とへ交互にふりわ
ける働きをする。電流源１４からの電流がＰＭＯＳスイ
ッチにより接地からはしご形回路網へ切りかえられると
、はしご形回路網よりの出力電圧が対応する量だけ出力
線４６において増加する。増加の度合は、その時に高く
なったデータのバイナリ−な評価で決定される。
上述の回路配線でパラメータを図示のとおりとすると、
最大出力電圧（つまりはしご形回路出力線４６における
最大出力電圧）は１．２５ボルトとなってＰＭＯＳスイ
ッチのしきい値電圧より低い。ＤＡＣの最大出力が低く
なっているため、ＰＭＯ８電流導トランジスタ３４．３
Ｇは常にその特性の飽和領域内で作動できることになる
。換言すると、最大電圧を１．２５ボルト以下におさえ
ることにより、ＰＭＯＳドレインがゲートよりもＰＭＯ
ＳスイッチのＶＴＩｌｓに等しい量だけプラスになるこ
とがないようにしである。ＣＶｒａｓとは、バルクソー
スＶＢＳにより通常しきい値電圧よりやや高くなったも
の。パックゲートソース電圧、基板ソース電圧ともいう
。）ＰＭＯＳトランジスタが飽和状態に保持されている
ため、はしご形回路、［４４の電圧の変化はＰ Ｍ Ｏ
，Ｓソース電圧に何ら影響しない。たとえば、実験によ
れば、飽和状態においては、ＰＭＯ８のソース電圧（つ
まり関連ＰＮＰの電流源トランジスターのコレクタ電圧
）は、ドレイン電圧が１ボルト変化しても、約０．０８
ボルトしか変化しない。それ故、入力コード等の変化に
より生ずるはしご形回路網電圧の変化は、ＰＭＯＳソー
ス電極に接続されている対応電流源の電流出力にほとん
ど影響を与えず変換の精度を一層改良するのに役立つ。
最大出力電圧（つまりはしご形回路出力線４６における
最大出力電圧）は１．２５ボルトとなってＰＭＯＳスイ
ッチのしきい値電圧より低い。ＤＡＣの最大出力が低く
なっているため、ＰＭＯ８電流導トランジスタ３４．３
Ｇは常にその特性の飽和領域内で作動できることになる
。換言すると、最大電圧を１．２５ボルト以下におさえ
ることにより、ＰＭＯＳドレインがゲートよりもＰＭＯ
ＳスイッチのＶＴＩｌｓに等しい量だけプラスになるこ
とがないようにしである。ＣＶｒａｓとは、バルクソー
スＶＢＳにより通常しきい値電圧よりやや高くなったも
の。パックゲートソース電圧、基板ソース電圧ともいう
。）ＰＭＯＳトランジスタが飽和状態に保持されている
ため、はしご形回路、［４４の電圧の変化はＰ Ｍ Ｏ
，Ｓソース電圧に何ら影響しない。たとえば、実験によ
れば、飽和状態においては、ＰＭＯ８のソース電圧（つ
まり関連ＰＮＰの電流源トランジスターのコレクタ電圧
）は、ドレイン電圧が１ボルト変化しても、約０．０８
ボルトしか変化しない。それ故、入力コード等の変化に
より生ずるはしご形回路網電圧の変化は、ＰＭＯＳソー
ス電極に接続されている対応電流源の電流出力にほとん
ど影響を与えず変換の精度を一層改良するのに役立つ。
実際には、ＰＭＯＳスイッチははしご形回路の電圧の変
化の電流源１４への影響を緩衝する。（ＮＭＯ８の電流
導スイッチを使用するとドレイン電圧のあらゆる変化が
直接ソース電極に及ぶという上記と対照的な結果を生じ
、コードによりＤＡＣ電流ソースが比較的激しい変化を
おこして、変換機能が直線的でなくなり精度が低くなる
。） ＰＭＯＳスイッチ３４．３Ｅｉの緩衝作用があるため、
入力コードの変化の後の回復時間も短縮される。つまり
、電流源トランジスタ１４のコレクタベース及びコレク
タ基板の容量は比較的大きいため、コレクター上の電圧
の変化が大きいと回復時間が長くなってしまうおそれが
ある。ＰＭＯＳスイッチを使ってコレクタの電圧の変化
幅を最小限にしておけば、回復時間も短くてすむ。
化の電流源１４への影響を緩衝する。（ＮＭＯ８の電流
導スイッチを使用するとドレイン電圧のあらゆる変化が
直接ソース電極に及ぶという上記と対照的な結果を生じ
、コードによりＤＡＣ電流ソースが比較的激しい変化を
おこして、変換機能が直線的でなくなり精度が低くなる
。） ＰＭＯＳスイッチ３４．３Ｅｉの緩衝作用があるため、
入力コードの変化の後の回復時間も短縮される。つまり
、電流源トランジスタ１４のコレクタベース及びコレク
タ基板の容量は比較的大きいため、コレクター上の電圧
の変化が大きいと回復時間が長くなってしまうおそれが
ある。ＰＭＯＳスイッチを使ってコレクタの電圧の変化
幅を最小限にしておけば、回復時間も短くてすむ。
好ましい実施例中のＭＯＳスイッチ回路３８は、メーク
・ビフォア・ブレーク・シーフェンスで作動するように
配線されている。換言すると、作動されるべきスイッチ
３４又は３６が最初にとじて、ソースからドレインに至
る回路を形成し、次に他方のスイッチが開く。両方のス
イッチが同時に開いていることはない。このため、バイ
ポーラ電流源トランジスタＩ４のコレクタ上の電圧の変
化はさらに減少されて、ＤＣおよびＡＣ性能がよくなる
。
・ビフォア・ブレーク・シーフェンスで作動するように
配線されている。換言すると、作動されるべきスイッチ
３４又は３６が最初にとじて、ソースからドレインに至
る回路を形成し、次に他方のスイッチが開く。両方のス
イッチが同時に開いていることはない。このため、バイ
ポーラ電流源トランジスタＩ４のコレクタ上の電圧の変
化はさらに減少されて、ＤＣおよびＡＣ性能がよくなる
。
上記においては特定の好ましい実施例についてのみ詳説
したが、これは実施例の作動の態様について説明するた
めだけであっていがなる意味においても制約的なもので
はないことを了解されたい。本分野の専門家であれば、
本発明の原理を違ったやりかたで実施すること、たとえ
ば違った用途に合わせることができることは明白である
。
したが、これは実施例の作動の態様について説明するた
めだけであっていがなる意味においても制約的なもので
はないことを了解されたい。本分野の専門家であれば、
本発明の原理を違ったやりかたで実施すること、たとえ
ば違った用途に合わせることができることは明白である
。
添付の図面は略図で、本発明にかかるデジタルからアナ
ログへのコンバータの関連のある部分を示す。
ログへのコンバータの関連のある部分を示す。
Claims (9)
- （１）２進入力コードを受信する手段と、Ｒ／２Ｒはし
ご形回路網の対応する入力ノードへの選択的接続のため
に連続電流出力を発生してはしご形回路網の出力線に入
力コードに応じた複合アナログ信号を出力する複数の同
一な高速ＤＡＣセルを具備するデジタル・アナログ・コ
ンバータ（ＤＡＣ）において、該同一ＤＡＣセルのそれ
ぞれが （Ａ）レジスタを介してＤＣ供給線に接続されたエミッ
タを有し、エミッタ電圧がトランジスタのベース電圧と
あらかじめ決められた態様で異なるため、高精度の電流
源として機能することのできるバイポーラ・トランジス
タと（Ｂ）該連続する出力電流を受けるため該バイポー
ラ・トランジスタのコレクタに接続する入力端子を有し
、該連続出力電流を伝達するためスイッチ手段入力端子
と交互に接続させることのできる第一と第二の出力端子
をもち、該第一と第二の出力端子が（１）共通の基準線
と、（２）Ｒ／２Ｒはしご形回路網の対応する入力ノー
ドとにそれぞれ接続されている、ＰＭＯＳスイッチ手段
と （Ｃ）対応するＰＭＯＳスイッチ手段の条件を制御する
ための該入力コードに反応して該出力端子の選択された
方の一方の端子を作動して、対応するバイポーラ電流源
の該連続電流を該共通基準線かあるいは対応するはしご
形回路網の入力ノードのいずれかへ送るための回路手段
と から成ることを特徴とする、デジタル・アナログ・コン
バータ（ＤＡＣ）。 - （２）該バイポーラトランジスタがＰＮＰ形である、特
許請求の範囲第１項に記載のＤＡＣ。 - （３）該ＰＭＯＳスイッチ手段が該スイッチ手段の該入
力端子として働くために互いに接続された類似の電極を
もつ一対のＰＭＯＳトランジスタから成り、該ＰＭＯＳ
トランジスタの他の電極が該出力端子としてそれぞれ機
能することを特徴とする、特許請求の範囲第１項に記載
のＤＡＣ。 - （４）該類似電極が該ＰＭＯＳトランジスタのソース電
極であり、該他の電極が該トランジスタの各ドレイン電
極であることを特徴とする、特許請求の範囲第３項に記
載のＤＡＣ。 - （５）該はしご形回路が発生する出力電圧の幅が該ＰＭ
ＯＳスイッチ手段が常に飽和状態に保持されるようにあ
らかじめ決められた値に維持され、電流源トランジスタ
の電圧が該はしご形回路網において電圧が変化してもほ
ぼ一定であることを特徴とする、特許請求の範囲第１項
に記載のＤＡＣ。 - （６）該はしご形回路出力電圧が、ＰＭＯＳスイッチの
ドレイン電極がゲート電極よりＰＭＯＳスイッチ手段の
Ｖ＿Ｔ＿Ｂ＿Ｓと等しい量以上プラスになることのない
ようにある一定の範囲内に維持されることを特徴とする
、特許請求の範囲第５項に記載のＤＡＣ。 - （７）該はしご形回路の最大出力電圧が約１．２５ボル
トの値に設定されていることを特徴とする、特許請求の
範囲第５項に記載のＤＡＣ。 - （８）各ＤＡＣセルの該ＰＭＯＳスイッチ手段がメーク
・ビフォア・ブレイク手段から成り、スイッチ手段が作
動されると、該入力端子と他方出力端子との間の以前に
形成された導電路が断たれる前に、該入力端子と選択さ
れた出力端子との間に導電路が設定されることを特徴と
する、特許請求の範囲第１項に記載のＤＡＣ。 - （９）該ＰＭＯＳスイッチ手段が、入力端子を共用し出
力端子はそれぞれ別のものをもつ一対のＰＭＯＳスイッ
チと、スイッチ作動中に作動して他方スイッチが開かれ
る前に新しく一方のスイッチを閉じることの出来るスイ
ッチ制御手段とから成ることを特徴とする、特許請求の
範囲第８項に記載のＤＡＣ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US211,707 | 1988-06-27 | ||
| US07/211,707 US5008671A (en) | 1988-06-27 | 1988-06-27 | High-speed digital-to-analog converter with BiMOS cell structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02104026A true JPH02104026A (ja) | 1990-04-17 |
| JP2802512B2 JP2802512B2 (ja) | 1998-09-24 |
Family
ID=22788029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148210A Expired - Lifetime JP2802512B2 (ja) | 1988-06-27 | 1989-06-09 | 高速デジタル・アナログ・コンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5008671A (ja) |
| JP (1) | JP2802512B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08122413A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体集積回路及びそのテスト方法 |
| US12107599B2 (en) | 2021-09-30 | 2024-10-01 | LAPIS Technology Co., Ltd. | Digital-analog converter and digital-analog converter circuit |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105722B2 (ja) * | 1990-06-05 | 1995-11-13 | 株式会社東芝 | Ｄ／ａコンバータ |
| US5084703A (en) * | 1991-04-12 | 1992-01-28 | Beckman Industrial Corporation | Precision digital-to-analog converter |
| US5442352A (en) * | 1994-01-14 | 1995-08-15 | Motorola, Inc. | Linear attenuator for current-mode digital-to-analog converter (DAC) or the like |
| US5446457A (en) * | 1994-02-16 | 1995-08-29 | Sgs-Thomson Microelectronics, Inc. | Current-summing digital-to-analog converter with binarily weighted current sources |
| US5495245A (en) * | 1994-04-26 | 1996-02-27 | Analog Devices, Inc. | Digital-to-analog converter with segmented resistor string |
| US5508702A (en) * | 1994-06-17 | 1996-04-16 | National Semiconductor Corp. | BiCOMS digital-to-analog conversion |
| KR0135924B1 (ko) * | 1994-12-03 | 1998-05-15 | 양승택 | 전류 세그먼테이션에 의한 디지탈 아날로그 변환기(Digital/Analog Converter using Current Segmentation) |
| JPH1028056A (ja) * | 1996-07-11 | 1998-01-27 | Yamaha Corp | Ｄ／ａコンバータ |
| US5945851A (en) * | 1997-12-09 | 1999-08-31 | Industrial Technology Research Institute | Current source apparatus with bias switches |
| US6476746B2 (en) * | 1999-12-08 | 2002-11-05 | Texas Instruments Incorporated | Cellular base station having a high speed, high resolution digital-to-analog converter with off-line sigma delta conversion and storage |
| JP2005524277A (ja) * | 2002-04-25 | 2005-08-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | デジタル−アナログ変換 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936423A (ja) * | 1982-08-25 | 1984-02-28 | Hitachi Ltd | 電流切り換え回路 |
| JPS59122120A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | デジタル・アナログ変換器 |
| JPS59144219A (ja) * | 1983-01-31 | 1984-08-18 | シ−メンス，アクチエンゲゼルシヤフト | 集積化デイジタル−アナログ変換器 |
| JPS61152128A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | デジタル・アナログ変換回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3961326A (en) * | 1974-09-12 | 1976-06-01 | Analog Devices, Inc. | Solid state digital to analog converter |
| EP0053193B1 (de) * | 1980-11-27 | 1985-04-17 | Deutsche ITT Industries GmbH | Monolithisch integrierbares R-2R-Netzwerk |
| DE3148956A1 (de) * | 1981-12-10 | 1983-06-23 | Siemens AG, 1000 Berlin und 8000 München | Integrierbare schaltung fuer digital/analog-wandler |
| US4405916A (en) * | 1982-01-21 | 1983-09-20 | Hewlett-Packard Company | Digital-to analog converter having supplementary currents to enhance low current switching speed |
| US4590456A (en) * | 1982-09-02 | 1986-05-20 | Analog Devices, Incorporated | Low leakage CMOS D/A converter |
| US4558242A (en) * | 1983-02-11 | 1985-12-10 | Analog Devices, Incorporated | Extended reference range, voltage-mode CMOS D/A converter |
| US4725813A (en) * | 1985-04-22 | 1988-02-16 | Nec Corporation | MOS type circuit device |
| JPS61245718A (ja) * | 1985-04-24 | 1986-11-01 | Iwatsu Electric Co Ltd | デイジタル−アナログ変換器 |
| US4644325A (en) * | 1985-10-21 | 1987-02-17 | Motorla, Inc. | Low voltage, single power supply operated digital analog converter |
| US4683458A (en) * | 1986-07-31 | 1987-07-28 | Robert Hallgren | Current-steering digital-to-analog converter for providing bi-directional currents through a load |
-
1988
- 1988-06-27 US US07/211,707 patent/US5008671A/en not_active Expired - Lifetime
-
1989
- 1989-06-09 JP JP1148210A patent/JP2802512B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936423A (ja) * | 1982-08-25 | 1984-02-28 | Hitachi Ltd | 電流切り換え回路 |
| JPS59122120A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | デジタル・アナログ変換器 |
| JPS59144219A (ja) * | 1983-01-31 | 1984-08-18 | シ−メンス，アクチエンゲゼルシヤフト | 集積化デイジタル−アナログ変換器 |
| JPS61152128A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | デジタル・アナログ変換回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08122413A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体集積回路及びそのテスト方法 |
| US12107599B2 (en) | 2021-09-30 | 2024-10-01 | LAPIS Technology Co., Ltd. | Digital-analog converter and digital-analog converter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5008671A (en) | 1991-04-16 |
| JP2802512B2 (ja) | 1998-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3940760A (en) | Digital-to-analog converter with current source transistors operated accurately at different current densities | |
| US4029974A (en) | Apparatus for generating a current varying with temperature | |
| US4806804A (en) | Mosfet integrated delay line for digital signals | |
| JP3077813B2 (ja) | プログラマブル遅延回路 | |
| US5541538A (en) | High speed comparator | |
| US5155397A (en) | C-mos differential sense amplifier | |
| US5008671A (en) | High-speed digital-to-analog converter with BiMOS cell structure | |
| JP3073538B2 (ja) | ディジタル・アナログ変換器 | |
| US4045793A (en) | Digital to analog converter | |
| EP0466145B1 (en) | D/A converter | |
| JP3523647B2 (ja) | 差動スイッチ回路を有するｄ／ａコンバータ | |
| JPH0257733B2 (ja) | ||
| EP0720300B1 (en) | Digital/analog (D/A) converting device with unit current generating circuit having differential switching and reference voltage generating circuits | |
| US5508702A (en) | BiCOMS digital-to-analog conversion | |
| EP0739098B1 (en) | Current matrix type digital-to-analog converter incorporating an operational amplifier | |
| US4034366A (en) | Analog-to-digital converter with controlled ladder network | |
| US5406135A (en) | Differential current source circuit in DAC of current driving type | |
| US4942397A (en) | Elimination of linearity superposition error in digital-to-analog converters | |
| US5128564A (en) | Input bias current compensation for a comparator | |
| US5815104A (en) | Method and apparatus for digital to analog conversion | |
| JP2518393B2 (ja) | 出力切り換え機能を有する電圧・電流変換回路 | |
| US4758820A (en) | Semiconductor circuit | |
| JP4099557B2 (ja) | ディジタル／アナログ変換回路 | |
| EP0349205A2 (en) | Differential analog comparator | |
| US20020113641A1 (en) | Current source that has a high output impedance and that can be used with low operating voltages |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090717 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |