JPH02104451U - - Google Patents
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- Publication number
- JPH02104451U JPH02104451U JP1008989U JP1008989U JPH02104451U JP H02104451 U JPH02104451 U JP H02104451U JP 1008989 U JP1008989 U JP 1008989U JP 1008989 U JP1008989 U JP 1008989U JP H02104451 U JPH02104451 U JP H02104451U
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- JP
- Japan
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- rom
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
Description
第１図は本考案の一実施例を示すＲＯＭ制御回
路の構成図、第２図は第１図におけるデータロー
デイング回路の信号動作を示す図である。 １０：８ビツトブートＲＯＭ、１１：データロ
ーデイング回路、２１〜２４：８ビツトレジスタ
。
路の構成図、第２図は第１図におけるデータロー
デイング回路の信号動作を示す図である。 １０：８ビツトブートＲＯＭ、１１：データロ
ーデイング回路、２１〜２４：８ビツトレジスタ
。
Claims (1)
- １個の８ビツトブートＲＯＭと、該ブートＲＯ
Ｍ内のデータをローデイングするデータローデイ
ング回路と、複数のレジスタとから構成され、上
記データローデイング回路の制御により上記ブー
トＲＯＭ内の８ビツトデータを上記複数のレジス
タに順次格納することにより、上記ブートＲＯＭ
内データのデータ幅を拡大することを特徴とする
ＲＯＭ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008989U JPH02104451U (ja) | 1989-01-31 | 1989-01-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008989U JPH02104451U (ja) | 1989-01-31 | 1989-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02104451U true JPH02104451U (ja) | 1990-08-20 |
Family
ID=31217437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008989U Pending JPH02104451U (ja) | 1989-01-31 | 1989-01-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02104451U (ja) |
-
1989
- 1989-01-31 JP JP1008989U patent/JPH02104451U/ja active Pending